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上传时间: 2008-11-23
详细说明： USB的VHDL实现源码 library IEEE; use IEEE.STD_LOGIC_1164.all; package usbTSTPAK is -------------------- component usbTSTctrl port( signal sim: in STD_LOGIC; -- TRUE while simulating signal stim: in STD_LOGIC; -- TRUE to stimulate UUT -- signal clk48: out STD_LOGIC; -- 48MHz clock signal rst: out STD_LOGIC; -- async reset -- signal uut_rxd: out STD_LOGIC; -- UUT rxd pin signal uut_rx0: out STD_LOGIC; -- UUT rx0 pin signal uut_txd: in STD_LOGIC; -- UUT txd pin signa l uut_tx0: in STD_LOGIC; -- UUT tx0 pin -- signal tb_xd: in STD_LOGIC; -- testbench xd signal signal tb_x0: in STD_LOGIC; -- testbench x0 signal signal tb_clk: out STD_LOGIC -- testbench clock ); end component; ...展开收缩
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