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文件名称: 第八章 可综合的VerilogHDL设计实例 --简化的RISC CPU设计简介--
  所属分类: 其它
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  下载次数: 0
  上传时间: 2017-08-04
  提 供 者: qq_27******
 详细说明: 前言 在前面七章里我们已经学习了VerilogHDL的基本语法、简单组合逻辑和简单时序逻辑模块的编写、 Top-Down设计方法、 还学习了可综合风格的有限状态机的设计, 其中EEPROM读写器的设计实质上是一 个较复杂的嵌套的有限状态机的设计,它是根据我们完成的实际工程项目设计为教学目的改写而来 的,可以说已是真实的设计 在豆丁上下载要10块软妹币! csdn上也要5分。但,我认为知识是自由的,需要就拿走吧,免费!
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