文件名称:
eetop[1].cn_AD6 中VHDL设计及创建Testbench参考.pdf
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上传时间: 2019-05-23
详细说明： VHDL是一种用于数字系统行为级描述的编程语言。VHDL具备了许多适合于电子器 件行为级描述的特性，无论是简单的逻辑门电路还是复杂的微处理器或用户自定制的器件。 从而，VHDL满足电路行为中电气特征（诸如信号上升/下降时间、门延迟和功能）的精确 描述。并且利用VHDL仿真模型可以搭建更大的可仿真电路。 VHDL还是一种通用的可编程语言，就如同利用高级语言在计算机上编写复杂的设计程 序，VHDL允许输入复杂电子电路的行为级设计，并实现自动电路综合或系统仿真。同时， VHDL也不同于高级语言，采用并发事件设计（即在执行阶段内，每个语句行为是并行执行 的）；这一特性取决于硬件电路设计上固有的并行执行的特性。 VHDL最重要的应用之一就是设计电路的执行规范，语法规 则与Testbench相一致。 Testbench是用于验证电路在时间上行为级描述的。在任何时候，Testbench都将作为VHDL 设计项目的一个组成部分。
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