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文件名称: FPGA:除法器设计.doc
  所属分类: 嵌入式
  开发工具:
  文件大小: 501kb
  下载次数: 0
  上传时间: 2019-10-09
  提 供 者: weixin_********
 详细说明: 设计一个除法器,能在Basys2开发板上实际运行。 被除数为16位,除数为8位,被除数和除数都用按键输入,结果用数码管显示,设置一个使能开关,开关朝上拨时才进行运算。由于数码管和按键等资源数量较少,因此可以考虑采取下面的方案实现。 使用2个开关决定状态,例如SW1和SW0,SW1-SW0为00时用于输入被除数,通过4个按键输入4位16进制数,输入的数通过数码管显示;01时用于输入除数,通过2个按键输入2位16进制数,输入的数通过数码管显示;10时显示商;11时显示余数。
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