EES303 e-elements.pdfArtix-7核心板是依元素科技有限公司（E-elemen

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详细说明：Artix-7核心板是依元素科技有限公司（E-elements）基于最新的Artix-7 FPGA研发的面向学生竞赛的数字电路开发平台。该平台提供了可靠的基础配置，节约了开发时间，丰富的扩展接口也保证了学生在创新设计上的需要。Contents 1目录 1.11概述 122板卡供电 1.33时钟和复位 144FPGA配置 1.55通用IO接口 1.66USB-UART/JTAG接口 1.77SRAM接口 6 188PMOD接口 ··.· 7 1.99FX8接口 1.1010EES353(底板) 1.1111参考资料 12 1.1212参考设计 12 1.1313 1.1414 CHAPTER 目录 1.11概述 Artix-7核心板是依元素科技有限公司(- elements)基于最新的Aix7PGA研发的面向学生竞赛的数字电路开发平台。该平台提供了可靠的基础配置,节约了开发时间,丰富的扩展接口也保证了学牛在创新设计上的需要该核心板数字电路开发平台配备的FPGA(XC7A35T-lCSG324C)具有大容量高性能等特点,能实现较复杂的数字逻辑设计,学生还可以通过在FPGA内构建一个 Microblaze处理器进行嵌入式设计。同时核心板平台拥有基木的外设,大容量的外部存储器,以及丰富的可扩展接口能,在较大程度上满足学生党赛需求。 Arⅸx-7系列FPGA在早期设计的基础上进行了优化提供了更多的能力,更高的性能等,资源更加丰富。XC7A35T的资源如下 5200个逻辑Sics,每个包含4个6输入LUT和8个触发器高达450MHz的内部时钟速度片上的模数转换器(XADC) 1800 Oils的 Block ram 90个DSP48E单元 5个时钟管理单元,每一个都包含MMCM和PLL 核心板外没概览: 编号「描述编号「描述 1配置电路回件下载接口6JTAG配置接日 USB-UARTATAG接口7 SPI FLASH接口 2345 4位数码管和8个LED8 SRAM存储器 4个PMOD接口 2个FMC接口注:该核心板需要 USB Type-C的连接器连接, vivado需要2017以上版本。 EES303 Documentation,发布1.0 上上 4图 AGART 题 122板卡供电核心板提多科供电方式,用户可以选用ypeC接口或FX8接口供电,板卡上提供电压转换电路将 Type-C输入的5V电压转换为板卡上各类芯片需要的工作电压。上电成功后红色D9LED灯会被点亮。核心板提供了一个 Type-C接口,可作为USB- UART/JTAG,该接口可以用丁供电。使用FX8接口供电需要连接 E-elements公司生产的兼容底板 133时钟和复位核心板上搭载一个100MHz的时钟芯片,这个芯片输岀的时钟信号直接与FPGA全局时钟输入引脚相迕,若设计中还需要其他时钟可以FPG内部生成。板载一个外部触发按键S2,可以作为FPGA设计外部复位触发 (低电位有效) 原理图标号 FPGAIO PIN 时引脚 SYS CLK P17 复位引脚|FPGA_ ResET10 1.44FPGA配置核心板在开始工作前必须先配置FPGA,板上提供以下方式配置FPGA ·USB转JTAG接口J4 6 pin jTAg连接器接口J3 SPI Flash电自启动 FPGA的配置文件为后缀名.bit的文件,用宀可以通过上述的三种方法将该bi文仁烧写到FPGA中,该文件可以通过 Vivado工具生成,B文件的具体功能由用户的原始设计文件决定。 Chapter1.目录 EES303 Documentation,发布1.0 在使用 SPI Flash配置rPGA时,需要提前将配置文件写入到 Flash中。 Xilinx开发工具Ⅴ ivao提供了写入Fash的功能。板上 SPIFlash型号为N25064,支持3.3V电压配置 +3.3V C84 R26 35 R24 0.1uF 10K 10R U9 10K FPGA SPI CS= vCc FPGA DIN MISO SO HOLDE WPE SCLR FPGA CCLK GND FPGA MOSI N25032 FPGA配置成功后D12将点亮 155通用/O接囗核心板包含2个专用按键、8个LED、4个7段数码管。这两个专用按键分别用于逻辑复位RST和擦除FPGA配置PROG,当设计中不需要外部触发复位时,这个按键可以在其他逻辑触发功能。LED在FGΔ输岀高电平时才可以被点亮。数码管为共阳极数码管,即公共极输入高电平,段选端连接低电平,数码管上的对应位置可以被点亮。共阳极由三极管驱动,FPGA需要提供反向信号。因此,FPGA输出有效的片选信号和段迄信号都应该是地电平。管脚约束如下 15.5通用O接口 3 EES303 Documentation,发布1.0 LaDI W R109 R D1 Gr LED2 R108 DgP LaDs A530R 3 R106 330 D LEDS R105 3303 DsG LiDs D6G LEDI R10 33B D7 G R102 Ds green Chapter1.目录 EES303 Documentation,发布1.0 名称原理图标号 FPGA IO Pin颜色 DI LEDI D10 Green D2LED2 D9 Green D3 LED3 C9 Green D4 LED4 B9 green D5 LEDS B8 Green D6 LEDO a8 reen D7 LED7 Cl1 D8 LED8 C10 Green Al ANI D14 Green 2 AN2 C14 Green A3AN3 A10 een an4 A9 reen CACA Bll Green CB CB A11 green CC CC F13 CD CD F14 CE CE D12 reen CF CE D13 Green CG CG D15 reen DP DP C15 reen N540 166UsB-UART/JTAG接口该模块将 UARTATAO转换成USB接口。用户可以非常方便的直接采用USB线缆连接板卡与PC机USB接口通过 Xilinx的配置软件如Ⅴ ivao完成对板卡的配置。同时也可以通过串口功能与上位机进行通信名称原理图标号| FPGA I/O Pin UART RX UART RX U1(FPGA串口发送端) UART TX UART_TXV1(FPGA串口接收端 UATR的全称是通用异步收发器,是实现设备之间低速数据通信的标准协议。“异步”指不需要额外的时钟线进行数捃的同步传输,双方约定在同一个频率下收发数据,此接口只需要两条信号线(RXD、TXD)就可以完成数据的相互通信,接收和发送可以同时进行,也就是全双工收发的过程,在发送器空闲时间,数据线处于逻辑1状态,当提示有数据要传输时,首先使数据线的逻辑状态为低,之后是8个数据伩、一位校验位、一位停止位,校验一般是奇偶校验,停止位用于标示一帧的结 16.6 USB-UART/JTAG接口 EES303 Documentation,发布1.0 UaRT R CAT TX GND USaD-B B 医图岁 4.7uFTLUFT47u 東,接收过程亦类似,当检测到数据线变低时,开始对数据线以约定的频率抽样,完成接收过程。本例数据帧采用:无校验位,停止位为一位。 U∧RT的数据帧格式,如下起停始 8位数据位 0lo/100101o101ol011 1.77SRAM接口搭载的IS6lWV12816BLL-10 BLI SRAM芯片,总容量2Mbit。该SRAM异步式SRAM,最高存取时间可达8ns 操控简单,易于读写 4 A 01i AEM AD I Iol4HGN MM_D0:15 B GNI SRA B ψlwv: PIABLLv3 引脚如下 Chapter1.目录

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