文件名称:
兼容opencores.org的I2C slave的rtl代码
开发工具:
文件大小: 201kb
下载次数: 0
上传时间: 2019-08-24
详细说明：最近一个项目需要做I2C的slave，在opencores.org上面找到了一个I2C的代码，不过是master的。
下载来看看，发现里面有一个I2C slave的行为级代码。
于是自己根据这个代码改写了一个I2C slave RTL的代码，并修改了原来那个设计的testbench，将rtl的Slave替换了原来的behavior的Slave，在modelsim里面作了前仿，完全通过。还有一个myram.v文件，是一个register file，和slave相连，存储数据用的。
用synplify做综合，使用x3s400-4的器件，占用LUT<100，速度接近200MHz。性能比较优化。
代码做了详尽的注释，语言采用verilog，并且写了仿真的脚本。解压了直接运行simbehav.bat就可以了。如果modelsim安装的时候注册了环境变量（path），脚本调用modelsim，输入run -all即可看到仿真结果。
虽然不是很复杂，不过对于广大需要做I2C的RTL slave的工程师来说，还是很有参考价值的。
1、 设计流程
将I2C slave的行为模型改为rtl模型。
进行等效仿真，直到波形一致，通过timing check，数据正确。
再进行rtl优化设计
2、 注意要点
a) 时钟的设计
b) 对于restart condition的时序是否正确
c)
3、 进度
a) 11-12：initial状态的bitcnt不对，需要认真比对/设计
b) 11-13：initial基本解决(sda_in的问题)。Sda三态冲突，原因不明。比对原设计
c) 11-14：sda三态冲突解决，原因为sda在初始化时没有将sda_oen赋值（由sm赋值，但是sm没有做async reset）。同时注意verilog的大小写敏感。
d) 11-15：仿真出现错误：read出来的数据非期望值。写入逻辑完全正确。Read时由于sda_oe在sm中有一个cycle_pulse的延迟，导致了mem_do[7]串行移出时错位。在更改了sm的代码风格后再研究解决方法。
e) 11-16：仿真完全匹配波形。计划：优化结构，提高稳定性sm改为每个时钟打一下。
关于I2C的SDA三态转换：
Master在发送完第8个bit后随后将sda释放（posedge后大概1/4 scl周期），此时slave需要在第九个bit对应的scl的posedge拉低sda。
(系统自动生成,下载前可以参看下载内容)
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