文件名称:
基于FPGA的8b10b编解码verilog实现
开发工具:
文件大小: 3mb
下载次数: 0
上传时间: 2019-07-12
详细说明：本设计是采用EDA技术设计的一种8B /10B 编解码电路,实现了在高速的串行数据传输中的直流平衡。利用verilog HDL 逻辑设计语言，经过modelsim、quartus II的仿真和下载验证，实现其编码和解码的功能。
该编解码电路设计大体上可以由五个模块构成，分别是默认编码模块、差异度计算模块、编码校正模块、并串转换模块、显示模块。
采用Verilog HDL 描述、modelsim 10.2a 进行功能仿真、Quartus II 13.1 进行FPGA逻辑综合和适配下载，最后在Alter 公司的Cyclone IV E 的芯片EP4CE6F17C8 上实现并完成测试。
资源包中附有quartusII 的项目文件和代码,直接打开即可使用。
(系统自动生成,下载前可以参看下载内容)
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