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上传时间: 2020-06-06
详细说明：`timescale 1ns / 1ps
module flow(
clk,
reset,
led
);
input clk;
input reset;
output [3:0] led;
reg [3:0] led;
reg [11:0] counter; //计数器
reg [2:0] state; //状态控制
//计数器
always (posedge clk or negedge reset)
begin
if(!reset) begin
counter <= 12'd0;
end
else if ( counter == 12'd100) begin
counter <= 12'd0;
end
else begin
counter <= counter + 12'd1;
end
end
//状态跳转，通过计数器的计数值决定
always (posedge clk or negedge reset)
begin
if(!reset) begin
state <= 3'd0;
end
else if( counter < 12 xss=removed>= 12'd20 && counter < 12 xss=removed>= 12'd40 && counter < 12 xss=removed>= 12'd60 && counter < 12 xss=removed>= 12'd80 && counter < 12'd100 )
state <= 3'd4;
end
//led状态控制
always (posedge clk or negedge reset)
begin
if(!reset) begin
led <= 4'b1111;
end
else begin
case(state)
3'd0:led <= 4'b1110; //led低电平时点亮，默认状态为灭
3'd1:led <= 4'b1101; //以下为依次点亮各灯
3'd2:led <= 4'b1011;
3'd3:led <= 4'b0111;
3'd4:led <= 4'b1111;
default:led <= 4'b1111;
endcase
end
end
endmodule
`timescale 1ns / 1ps
module test;
reg clk;
reg reset;
wire [3:0] led;
initial begin
clk = 1'b0;
reset = 1'b0;
repeat(10) (posedge clk);
reset = 1'b1;
repeat(1000) (posedge clk);
$finish;
end
always #10 clk = ~clk;
flow u0 (
.clk(clk),
.reset(reset),
.led(led)
);
endmodule
(系统自动生成,下载前可以参看下载内容)
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