文件名称:
基于Verilog HDL的SPWM全数字算法的FPGA实现
开发工具:
文件大小: 96kb
下载次数: 0
上传时间: 2020-08-01
详细说明:本文结合SPWM算法及FPGA的特点,以Actel FPGA作为控制核心,用Verilog HDL语言实现了可编程死区延时的三相六路SPWM全数字波形,并在Fushion StartKit开发板上实现了各功能模块,通过逻辑分析仪和数字存储示波器上验证了SPWM波形及死区时间,为该技术进一步应用和推广提供了一个平台。
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