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电源技术中的集成电源噪声抑制的时钟源简化FPGA系统的电源设计
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文件大小: 223kb
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上传时间: 2020-10-20
详细说明：摘要：本文对高性能应用的FPGA设计中的电源噪声情况进行了说明，并由此指出FPGA设计对时钟源的特殊要求，进而对目前通用的小数分频式晶体振荡器（Xo）结构以及Silicon Labs DSPLL XO/VCXO结构进行了分析和对比。
1 引言
就本质而言，FPGA是一种耗电设备，需要复杂的电能传输和多电压轨。单芯片通常有数瓦功耗，运行在1.8V、2.5V和3.3V电压轨。激活的高速片上串行解串器（sERDEs）会增加几瓦功耗，并且使电能输送策略复杂化。当FPGA功耗增加时，对敏感的模拟和混合信号子系统性能的要求也随之增加。其中最重要的是时钟子系统，它们为FPGA和其他板级元件提供
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