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文件名称: EDA/PLD中的基于FPGA的卷积编译码器的设计与实现
  所属分类: 其它
  开发工具:
  文件大小: 210kb
  下载次数: 0
  上传时间: 2020-11-04
  提 供 者: weixin_********
 详细说明:摘要:为了解决传统的维特比译码器结构复杂、译码速度慢、消耗资源大的问题,提出一种新型的适用于FPGA特点,路径存储与译码输出并行工作,同步存储路径矢量和状态矢量的译码器设计方案。该设计方案通过在ISE9.2i中仿真验证,译码结果正确,得到编码前的原始码元,速度显着提高,译码器复杂程度明显降低。并在实际的软件无线电通信系统中信道编解码部分得到应用,性能优良。   卷积码是Elias在1955年最早提出的,稍后,Wozencraft在1957年提出了一种有效译码方法,即序列译码。Massey在1963年提出了一种性能稍差,但比较实用的门限译码方法,由于这一实用性进展使卷积码从理论走向实用。而后V
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