文件名称:
EDA/PLD中的DDS的FPGA实现设计
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文件大小: 664kb
下载次数: 0
上传时间: 2020-11-16
详细说明：根据图1，并假定相位控制字为0，这时DDS的核心部分相位累加器的FPGA的设计可分为如下几个模块：相位累加器SUM99、相位寄存器REG1、正弦查找表ROM和输出数据寄存器REG2，其内部组成框图如图 2所示。图中，输入信号有时钟输入CLK，使能端EN，复位端RESET，频率控制字K，输出信号为Q。
图2 DDS内部组成框图
整个DDS模块采用一个时钟，以用来同步各个模块的运算速度。其中相位累加器SUM99是一个带有累加功能的10位加法器，它以设定的10位频率控制字Κ作为步长来进行加法运算，当其和满时，计数器清零，并进行重新运算。相位寄存器REG1就是一个一般的10位寄存器，它
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