文件名称:
python-to-verilog:为给定的Moore FSM生成Verilog源文件和testbench文件-python source file
开发工具:
文件大小: 6kb
下载次数: 0
上传时间: 2021-03-25
详细说明：描述
python程序获取一个描述状态机的配置文件，并为其生成源文件和verilog测试平台文件。
输入状态机配置
在出样本输入状态机文件
输入测试文件名
检查样本输入测试文件
怎么跑
Verilog源文件生成—要生成源文件module是module的名称以及生成的Verilog文件
./main.py -s sm_conf -m module_name
使用IVerilog进行编译—使用icarus verilog编译verilog文件修改testbench文件tb.v以更新模块DUT名称，用于读取输入激励数据的文件名称以及用于存储生成的输出的文件名称
iverilog -o output module.v tb.v
vvp output
查看波形—在gtkwave中查看波形默认情况下，波形数据被转储到test文件夹中的test.vcd文件中。 修改tb.v文件以获取任何详细信息
g
(系统自动生成,下载前可以参看下载内容)
下载文件列表
相关说明
- 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
- 本站是交换下载平台，提供交流渠道，下载内容来自于网络，除下载问题外，其它问题请自行百度。
- 本站已设置防盗链，请勿用迅雷、QQ旋风等多线程下载软件下载资源，下载后用WinRAR最新版进行解压.
- 如果您发现内容无法下载，请稍后再次尝试；或者到消费记录里找到下载记录反馈给我们.
- 下载后发现下载的内容跟说明不相乎，请到消费记录里找到下载记录反馈给我们，经确认后退回积分.
- 如下载前有疑问，可以通过点击"提供者"的名字，查看对方的联系方式，联系对方咨询.
