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上传时间: 2021-03-16
详细说明：ËFFI cientlyutilizingØFF片外SDRAM带宽ISA关键减轻处理器之间以及所述存储系统的增长速度差距问题。 内存访问重新排序，以提高存储设备的性能一封FF ective方式。 通过更改访问的调度顺序，可以大大提高数据总线的利用率和带宽。 本文提出了一种嵌入式系统的突发交错调度（BIS）访问重排序机制。 它将定向到存储体同一行的列访问组合在一起，形成一个突发。 然后分散来自不同银行的突发事件。 此外，还配备了基于历史的页面策略，以进一步减少执行时间。 这样，行命中数增加，并且突发中不可避免的间隔成为补充。 我们的结果表明，与突发调度相比，BIS机制平均将访问延迟减少了26％，并且将SDRAM指令总线利用率提高了9％。
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