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搜索资源列表

  1. Xlinx ISE 9.X FPGA_CPLD设计指南

  2. Xilinx ISE 9.x FPGA/CPLD设计指南 目录 （这是本书的第1页到76页，只因只能上传小于20M的文件，其它的也已上传） 第1章　FPGA设计简介　1 1.1　FPGA结构简介　2 1.1.1　总体结构　2 1.1.2　可配置逻辑块CLB　3 1.1.3　输入输出模块(Input/Output Block)　6 1.1.4　块RAM(BlockRAM)　9 1.2　最新FPGA产品──Virtex-5　10 1.2.1　Virtex-5的特点　10 1.2.2　Virtex-

  3. 所属分类：硬件开发

    • 发布日期：2009-11-27
    • 文件大小：18mb
    • 提供者：jiemizhe000

  1. Xlinx ISE 9.X FPGA_CPLD设计指南

  2. Xilinx ISE 9.x FPGA/CPLD设计指南 目录 （这是本书的第77页到140页，只因只能上传小于20M的文件，其它的也已上传） 第1章　FPGA设计简介　1 1.1　FPGA结构简介　2 1.1.1　总体结构　2 1.1.2　可配置逻辑块CLB　3 1.1.3　输入输出模块(Input/Output Block)　6 1.1.4　块RAM(BlockRAM)　9 1.2　最新FPGA产品──Virtex-5　10 1.2.1　Virtex-5的特点　10 1.2.2　Virte

  3. 所属分类：硬件开发

    • 发布日期：2009-11-27
    • 文件大小：19mb
    • 提供者：jiemizhe000

  1. FPGA全局时钟约束(Xilinx)

  2. FPGA全局时钟约束(Xilinx)，需要这方面的朋友可以下来看看

  3. 所属分类：硬件开发

    • 发布日期：2010-10-03
    • 文件大小：247kb
    • 提供者：weichunlin

  1. FPGA时序约束实验

  2. 在实验中，你将可以用全局时序约束来轻松提高已有的项目的系统时钟频率。

  3. 所属分类：硬件开发

    • 发布日期：2010-11-12
    • 文件大小：371kb
    • 提供者：asu79536250

  1. 微机课后题目答案 答案

  2. 微机课后题目答案啊 微机接口技术练习题解 第1章 绪论 1. 计算机分那几类？各有什么特点？ 答：传统上分为三类：大型主机、小型机、微型机。大型主机一般为高性能的并行处理系统， 存储容量大，事物处理能力强，可为众多用户提供服务。小型机具有一定的数据处理能力，提供一定用户规模的信息服务，作为部门的信息服务中心。微型机一般指在办公室或家庭的桌面或可移动的计算系统，体积小、价格低、具有工业化标准体系结构，兼容性好。 2. 简述微处理器、微计算机及微计算机系统三个术语的内涵。 答：微处理器是微计算机系

  3. 所属分类：软件测试

    • 发布日期：2011-04-20
    • 文件大小：192kb
    • 提供者：wwwwgg123

  1. 分布式系统设计-非常好文章

  2. 前 言显然，未来对计算速度、系统可靠性和成本实效性的要求必将促使发展另外的计算机模型来替代传统的冯·诺依曼结构的计算机。随着计算机网络的出现，一个新的梦想成为可能—分布式计算。当用户需要完成任何任务时，分布式计算提供对尽可能多的计算机处理能力和数据的透明访问，同时实现高性能与高可靠性的目标。在过去的10年里，人们对分布式计算系统的兴趣迅猛增加。分布式计算的主题是多种多样的，许多研究人员正在研究有关分布式硬件结构和分布式软件设计的各方面问题以开发利用潜在的并行性和容错性。分布式计算系统（或分布式

  3. 所属分类：系统集成

    • 发布日期：2011-05-05
    • 文件大小：2mb
    • 提供者：aolaog

  1. FPGA全局时钟约束(Xilinx)

  2. FPGA全局时钟约束(Xilinx) FPGA全局时钟约束(Xilinx) FPGA全局时钟约束(Xilinx)

  3. 所属分类：硬件开发

    • 发布日期：2012-06-08
    • 文件大小：247kb
    • 提供者：joaquin_no17

  1. FPGA 全局时钟约束

  2. 最经典的时钟约束资料，基于xilinx公司。包括全局时钟介绍以及其重要作用和时钟约束器的使用。

  3. 所属分类：其它

    • 发布日期：2012-07-05
    • 文件大小：247kb
    • 提供者：luomeigang

  1. FPGA全局时钟约束(Xilinx)

  2. Xilinx FPGA全局时钟约束 完成本部分内容的培训后，你将能够： 为简单的同步设计加全局时序约束

  3. 所属分类：硬件开发

    • 发布日期：2015-05-09
    • 文件大小：247kb
    • 提供者：lqysji

  1. TimeQuest静态时序分析

  2. 很多人询问关于约束、时序分析的问题，比如：如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某部分组合逻辑？如何通过约束保证异步时钟域之间的数据交换可靠？如何使用I/O逻辑单元内部的寄存器资源？如何进行物理区域约束，完成物理综合和物理实现？

  3. 所属分类：硬件开发

    • 发布日期：2016-12-19
    • 文件大小：10mb
    • 提供者：qq_36727123

  1. FPGA全局时钟约束(Xilinx).pdf

  2. FPGA全局时钟约束， 简介 全局约束 约束编辑器 总结 正在学习时钟约束，上传共享，相互学习，共同进步

  3. 所属分类：硬件开发

    • 发布日期：2020-03-24
    • 文件大小：275kb
    • 提供者：DuobleWei

  1. EES303 e-elements.pdf

  2. Artix-7核心板是依元素科技有限公司（E-elements）基于最新的Artix-7 FPGA研发的面向学生竞赛的数字电 路开发平台。该平台提供了可靠的基础配置，节约了开发时间，丰富的扩展接口也保证了学生在创新设计 上的需要。Contents 1目录 1.11概述 122板卡供电 1.33时钟和复位 144FPGA配置 1.55通用IO接口 1.66USB-UART/JTAG接口 1.77SRAM接口 6 188PMOD接口 ··.· 7 1.99FX8接口 1.1010EES353(底板)

  3. 所属分类：硬件开发

    • 发布日期：2019-08-31
    • 文件大小：3mb
    • 提供者：qq_42560911

  1. FPGA入门教程.pdf

  2. 1、数字电路设计入门 2、FPGA简介 3、FPGA开发流程 4、RTL设计 5、Quartus II 设计实例 6、ModelSim和Testbench112时序逻辑电路 时序逻辑电路由时钟的上升沿或下降沿驱动工作,其实真正被时钟沿驱动的是电路中的 触发器( Register),也称为寄存器。触发器的工作原理和参数如下图 Register的原理和参数 T DQ Clk Clk old tsu:建立时间,在时钟有效沿到来之前触发器数据输入应保持稳定的时间,如果建立时 间不够,数据将不能在这个时钟

  3. 所属分类：硬件开发

    • 发布日期：2019-07-28
    • 文件大小：6mb
    • 提供者：smart_devil

  1. 大量数字IC基础知识

  2. 设计与验证基础 脚本 笔面试题集 rtl_code 状态机设计 异步FIFO设计 亚稳态的世界 信号处理 同步FIFO设计 通信方式与仿真 速度与面积的优化 时钟域与时钟树 时钟与复位 时钟分频技术 时钟约束 全局时钟 流水线的艺术 基础知识题集 多时钟处理 低功耗设计 存储单元与模块 verilog语法知识 FPGA内部结构 ...

  3. 所属分类：电信

    • 发布日期：2020-10-07
    • 文件大小：616mb
    • 提供者：sinat_36752903

  1. 约束、时序分析的概念介绍

  2. 很多人询问关于约束、时序分析的问题，比如：如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某部分组合逻辑？如何通过约束保证异步时钟域之间的数据交换可靠？如何使用I/O逻辑单元内部的寄存器资源？

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：271kb
    • 提供者：weixin_38667697

  1. 时序约束分析的概念

  2. 很多人询问关于约束、时序分析的问题，比如：如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某部分组合逻辑？如何通过约束保证异步时

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：150kb
    • 提供者：weixin_38717843

  1. EDA/PLD中的输入偏移约束最常用的一种形式

  2. 输入偏移约束最常用的一种形式是OFFSET IN BEFORE，它定义的是数据先于采样时钟多长时间有效；另一个参数是数据有效窗口，也称“眼宽”，如图1所示。因为数据何时无效对保持时间分析至关重要，所以VALID这个参数对保持时间分析是必需的。对建立时间的分析，如果不加这个参数，则默认用OFFSET。当进行保持时间分析时如果不加这个参数，工具会用TRCE＿fastpaths来报告保持时间。但是不会分析路径，也不会检查是否违规。 　　 输入偏移约束是全局约束，默认参数会应用于所有用该时钟作为采样的

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：131kb
    • 提供者：weixin_38746701

  1. 嵌入式系统/ARM技术中的FPGA引脚信号指配的几个原则

  2. 现在的FPGA正变得越来越复杂，向引脚分配信号的任务曾经很简单，现在也变得相当繁复。下面这些用于向多用途引脚指配信号的指导方针有助于设计师根据最多到最少的约束信号指配原则提前考虑信号指配，并减少反复的次数。 　　这里有一个前提，即假定设计师已经根据设计的大概规模和信号要求确定了目标器件范围和型号。对以下每一步都应在考虑单极信号前优先考虑差分对信号。 　　最先指配那些只能在特定引脚上工作的特殊信号，正常情况下是指串行I/O信号和全局时钟信号。其次指配大型和/或高速信号总线，特别是那些要跨越

  3. 所属分类：其它

    • 发布日期：2020-11-22
    • 文件大小：49kb
    • 提供者：weixin_38542223

  1. FPGA设计100条经典问答，快看看有没有你需要的！

  2. 1 　　问：可否解释下 FPGA 时序约束设置方法，目前在做一个项目，功能仿真正确，但想进一步优化设计，采用怎样的时序约束才能达到目标呢？ 　　答: 优化代码，可以从代码风格的角度出发，这就涉及到对整个系统的理解，例如如何对系统进行划分，是否进行有必要的流水或者重定时。时序约束包括时钟约束、关键路径的约束等等。这还是要求你对整个 设计有深入的理解。时钟约束是全局约束，在 Synplify Pro 下很好实现，在 SDC 中定义时钟频率即可。 在代码上的小打小闹对系统的时序影响不大，主要是对系

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：77kb
    • 提供者：weixin_38605538

  1. 输入偏移约束常用的一种形式

  2. 输入偏移约束常用的一种形式是OFFSET IN BEFORE，它定义的是数据先于采样时钟多长时间有效；另一个参数是数据有效窗口，也称“眼宽”，如图1所示。因为数据何时无效对保持时间分析至关重要，所以VALID这个参数对保持时间分析是必需的。对建立时间的分析，如果不加这个参数，则默认用OFFSET。当进行保持时间分析时如果不加这个参数，工具会用TRCE＿fastpaths来保持时间。但是不会分析路径，也不会检查是否违规。 　　 输入偏移约束是全局约束，默认参数会应用于所有用该时钟作为采样的输入数

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：185kb
    • 提供者：weixin_38697274
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