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  1. 中国移动公司笔试面试资料

  2. 1.cpu和内存信号时序（使能，时钟，读写，地址，数据），考虑建立时间保持时间，传输延时 2.高速信号的完整性?如何实现端接，解耦怎样处理？ 3.一个芯片输入管脚图，分析计算和一个TTL电平连接的电阻阻值范围 4.复位信号的处理方法,写出你在设计中如何防止复位信号中的抖动? 5.有一个同步帧信号周期为5ms,长度为1us,现在有一个5ns的干扰信号,给定一个EPLD时钟32Mhz,设计一个抗干扰模块. 6.DSP与外设的读写问题,现在给定两个SDRAM和一个DPRAM,要求画出时钟树,写出设计

  3. 所属分类：C

    • 发布日期：2010-11-16
    • 文件大小：537kb
    • 提供者：l383512287

  1. FPGA中同步FIFO的使用小结

  2. FPGA中的FIFO，分为同步FIFO，异步FIFO和双向FIFO。同步FIFO一般用于数据的缓存，异步FIFO一般用于跨时钟域的同步上。这里主要讲述用于并行图像处理的同步FIFO的使用。

  3. 所属分类：嵌入式

    • 发布日期：2011-06-04
    • 文件大小：239kb
    • 提供者：jietouxiaohu

  1. PC至FPGA的简单通信示例——内包含命令行tcl及verilog工程文件

  2. 本人在Quartus II 13.0 的软件平台下运行成功，可以在主机端口进行命令行程序实现FPGA的数据读取和发送，在PC端的运行脚本是tcl。实际上Virtual JTAG编程是用于FPGA的开发调试的一种工具，这里当作通信举例。 step1:解压文件，简历Quartus II的一个Project; step2:编译，并且配置相应的硬件开发平台工具，时钟是关键，LED是用来指示演示效果的。 step3:下载sof文件到DE2开发板； step4:运行命令行程序my_jtag_command

  3. 所属分类：其它

    • 发布日期：2015-07-17
    • 文件大小：18kb
    • 提供者：mineralterman

  1. PLL程序——Verilog

  2. 一个用于FPGA中时钟产生的程序，PLL可以提供稳定的内部时钟。

  3. 所属分类：其它

    • 发布日期：2015-08-19
    • 文件大小：591byte
    • 提供者：hujiaobeiji

  1. 用于FPGA的Verilog_时钟

  2. 用于FPGA的Verilog_时钟

  3. 所属分类：硬件开发

    • 发布日期：2016-05-30
    • 文件大小：6mb
    • 提供者：el_psycongroo

  1. verilog交通灯控制

  2. 基于verilog的交通信号灯控制，CLK： 为同步时钟； EN： 使能信号，为1 的话，则控制器开始工作； LAMPA： 控制A 方向四盏灯的亮灭；其中，LAMPA0~LAMPA3，分别控制A 方向的 左拐灯、绿灯、黄灯和红灯； LAMPB： 控制B 方向四盏灯的亮灭；其中，LAMPB0 ~ LAMPB3，分别控制B 方向的 左拐灯、绿灯、黄灯和红灯； ACOUNT： 用于A 方向灯的时间显示，8 位，可驱动两个数码管； BCOUNT： 用于B 方向灯的时间显示，8 位，可驱动两个数码管。

  3. 所属分类：其它

    • 发布日期：2018-09-25
    • 文件大小：23kb
    • 提供者：wang1173889277

  1. FTDI FT60x USB3.0 to AXI bus master

  2. FT601 USB3.0的verilog驱动。搬运自opencores。 特征: FTDI FT601 USB FIFO 设备的接口。 AXI-4 总线主机，支持增量突发和多个未完成的事务（用于高性能）。 2 x 8KB FIFO（映射到 Xilinx FPGA 中的块母体）。 设计用于在 FPGA 中工作 = 100MHz（根据 FTDI FT60x 最大时钟速率）。 使用 FT60x 245 模式协议（32 位模式）。 支持 32 GPIO。 能够持续管道 AXI-4 突发读取 = 170M

  3. 所属分类：嵌入式

    • 发布日期：2020-06-18
    • 文件大小：47kb
    • 提供者：yalsim

  1. 用于FPGA的Verilog-时钟

  2. 用于FPGA的Verilog-时钟

  3. 所属分类：硬件开发

    • 发布日期：2016-05-30
    • 文件大小：6mb
    • 提供者：el_psycongroo