注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. SoC中模拟/数字信号电路设计签核问题的解决之道

  2. 数字设计师通常透过结合动态（如Verilog仿真）和静态（如Prime Time）工具来签核他们的设计时序性能，然后再将设计交付制造。然而，在系统单芯片（SoC）时代，我们必须问道：这就是开发出一款成功的SoC设计所需要的全部验证吗？但很不幸的，答案是否定的。 这是因为模拟和混合信号（A/MS）电路设计需要在电气级进行大量验证工作，尽管这部分的电路仅占SoC全部组件数的一小部分。如果我们不能尽可能地进行A/MS验证，最终就可能必须经过多次设计反复才能完成该项设计。此外，如果我们采用现有的方法来

  3. 所属分类：嵌入式

    • 发布日期：2009-06-22
    • 文件大小：27kb
    • 提供者：accabee

  1. FPGA中时钟和时序问题介绍

  2. 时钟是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错；因而明确FPGA设计中决定系统时钟的因素，尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。

  3. 所属分类：硬件开发

    • 发布日期：2009-07-20
    • 文件大小：261kb
    • 提供者：kangbao_88

  1. 数字电路系统时序基础理论

  2. 对于系统设计工程师来说，时序问题在设计中是至关重要的，尤其是随着时钟频率的提高，留给数据传输的有效读写窗口越来越小，要想在很短的时间限制里，让数据信号从驱动端完整地传送到接收端，就必须进行精确的时序计算和分析。

  3. 所属分类：专业指导

    • 发布日期：2009-09-04
    • 文件大小：447kb
    • 提供者：striker999

  1. 高速电路设计的时序技术研究

  2. 讲述高速电路所必须关注的时序问题，介绍了不同的时钟系统及相应时序方程等。

  3. 所属分类：专业指导

    • 发布日期：2010-02-06
    • 文件大小：1mb
    • 提供者：lghlmclyhblsqt

  1. 完美时序--高速电路设计必备

  2. 完美时序，高速数字电路设计必看. E文原版资料 包括时序预算 时序问题 PCB设计 高速数字信号仿真等

  3. 所属分类：硬件开发

    • 发布日期：2011-12-20
    • 文件大小：5mb
    • 提供者：zhbrain

  1. TMS320VC5402电路设计中应注意的几个问题

  2. 文章分析了TMS320VC5402电路设计中一般都套遇到的接口电平的兼容性问题、扩展电路的时序问题、DSP 多余引脚的处理等问题，并给出了解决问题的方法

  3. 所属分类：C++

    • 发布日期：2009-03-31
    • 文件大小：111kb
    • 提供者：lijie1987

  1. 电路时序问题

  2. 我们常说“时序就是一切”。在复杂电路设计中，经常会有贯穿整个电路的总线信号。

  3. 所属分类：其它

    • 发布日期：2020-08-04
    • 文件大小：59kb
    • 提供者：weixin_38635975

  1. (多图)高速数字电路设计：互连时序模型与布线长度分析

  2. 高速电路设计领域，关于布线有一种几乎是公理的认识，即“等长”走线，认为走线只要等长就一定满足时序需求，就不会存在时序问题。本文对常用高速器件的互连时序建立模型，并给出一般性的时序分析公式。

  3. 所属分类：其它

    • 发布日期：2020-08-01
    • 文件大小：69kb
    • 提供者：weixin_38501206

  1. 互连时序模型与布线长度分析

  2. 高速电路设计领域，关于布线有一种几乎是公理的认识，即“等长”走线，认为走线只要等长就一定满足时序需求，就不会存在时序问题。本文对常用高速器件的互连时序建立模型，并给出一般性的时序分析公式。

  3. 所属分类：其它

    • 发布日期：2020-08-01
    • 文件大小：363kb
    • 提供者：weixin_38622827

  1. 电路时序问题-EDA

  2. 我们常说“时序就是一切”。在复杂电路设计中，经常会有贯穿整个电路的总线信号。

  3. 所属分类：其它

    • 发布日期：2020-08-21
    • 文件大小：188kb
    • 提供者：weixin_38739101

  1. 基于Astro工具的ASIC时序分析

  2. 在目前的ASIC设计中，时钟信号的质量对同步数字电路的影响越来越大。如何避免时序问题给电路造成的不利影响成为设计中的重要挑战。本文主要介绍了逻辑设计中值得注意的重要时序问题，以及如何克服这些问题。最后介绍了利用Astro工具进行时序分析的方法。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：107kb
    • 提供者：weixin_38746442

  1. DSP系统硬件设计时需注意的几个问题

  2. 介绍了DSP系统在设计时需要注意的电源、时钟、电平变换、扩展电路时序、多余引脚的处理等问题，并提出了相应的解决方法。

  3. 所属分类：其它

    • 发布日期：2020-10-26
    • 文件大小：150kb
    • 提供者：weixin_38684892

  1. Siloti VE全新精确时序仿真再生技术有效提升IC设计生产力

  2. Springsoft，近期宣布旗下关系企业美国Novas公司推出全新精确时序仿真再生技术 ~ Siloti Replay 模块，此功能是属于Siloti信号能见度增强系统Sim VE (Visibility Enhancement) 的附加模块。这项正在申请专利中的新技术可提高芯片仿真过程中所发生时序问题的侦错及修复效率。相较于传统仿真方式，此技术有效提升仿真速度并节省十倍以上的文件存取空间，同时提供芯片侦错过程中，侦错系统所需的精确时序信息。 　　门级电路（gate level）的时序仿真至

  3. 所属分类：其它

    • 发布日期：2020-11-30
    • 文件大小：57kb
    • 提供者：weixin_38611796

  1. PCB技术中的静态时序分析在数字集成电路设计中的应用

  2. 摘要：介绍了静态时序分析在数字集成电路设计中的应用，并以１００Ｍ以太网卡芯片设计为例，具体描述了以太网卡芯片设计中的静态时序分析流程及其时序问题。 关键词：静态时序分析 １００Ｍ以太网卡 数字电路 约束 应用 集成电路自诞生以来，正如莫尔定律所预言的一样，每隔１８个月集成度就翻一番。目前的集成电路设计已经由早期的几十μｍ减小到０．１５μｍ，进入到了深亚微米级。在器件的特征尺寸降到深亚微米级的同时，器件的物理特性和电学特性也发生了很大的变化。器件本身固有延迟大大减小，而互连线所引起的延迟在整

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：98kb
    • 提供者：weixin_38618746

  1. PCB技术中的时序电路的分析与设计

  2. 逻辑电路分为组合逻辑电路和时序逻辑电路。第四章已经学习了组合逻辑电路的分析与设计的方法，这一章我们来学习时序电路的分析与设计的方法。在学习时序逻辑电路时应注意的重点是常用时序部件的分析与设计 这一章的内容共分为两节,它们是:§6、1：同步时序电路的分析方法§6、2：同步时序电路的设计 6、1同步时序电路的分析方法 时序电路分析的目的就是对已知的时序逻辑电路,要得到它的电路特性说明即该电路逻辑功能，若电路存在问题，并提出改进方法。

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：51kb
    • 提供者：weixin_38665162

  1. 静态时序分析中的门延时计算

  2. 1引言 在集成电路设计过程中，模拟方法是应用最多的验证时序正确与否的手段，然而，模拟方法在微系统芯片(SoC)时代正面临严竣的挑战。传统的逻辑模拟方法虽然比较快，但需要输入向量作为激励，给使用带来很多不便；更为严重的是其精度不够高，不能处理SoC时代越来越严重的互连线的耦合电容、电感效应。电路模拟方法虽然能非常精确地计算SoC时代的各种效应，但其速度太慢，容量也太小。静态时序分析技术通过提取整个电路的所有时序路径，计算信号沿(上升沿或下降沿)在传播过程的延时，然后检查在最坏情况下电路中是否存

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：178kb
    • 提供者：weixin_38677725

  1. EDA/PLD中的基于FPGA的TDI－CCD时序电路的设计

  2. 摘要：为解决TDI-CCD作为遥感相机的图像传感器在使用中所面临的时序电路设计问题，文中较为详细地介绍了TDI-CCD的结构和工作原理，并根据工程项目所使用的IL－E2 TDI-CCD的特性，设计了一种基于现场可编程门阵列 (FPGA) 的TDI-CCD时序电路，其驱动时序使用标准的硬件描述语言VHDL编写，时序仿真的波形效果相当理想。工程应用的结果表明，该设计具有一定的先进性和实用性。 　　关键词：TDI；FPGA ；VHDL；驱动时序 1  引言 　　CCD(Charge Couple

  3. 所属分类：其它

    • 发布日期：2020-12-05
    • 文件大小：93kb
    • 提供者：weixin_38662213

  1. IC设计常见的异步电路处理故障

  2. 0.引言 　　大四保研到实验室正好碰到师兄师姐们找工作，听到的一些面试常问的内容就是“跨时钟域”、”异步处理“、”异步FIFO“等。然而我看的一些经典的书籍都是这样说的”异步电路很难设计，全部使用同步技术进行设计，所有寄存器器使用一个全局时钟驱动“。可在实际项目中，我又发现现代芯片设计中很难只使用一个时钟，时钟分频逻辑、时钟选择多路器，除了多时钟，有时还必须在两个不同的时钟间传递数据。也就是异步电路处理问题（两个没有特定关系的时钟传递数据被认为是异步的）。”异步电路很复杂“会有很多设计的不确定

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：304kb
    • 提供者：weixin_38506798

  1. 静态时序分析在数字集成电路设计中的应用

  2. 摘要：介绍了静态时序分析在数字集成电路设计中的应用，并以１００Ｍ以太网卡芯片设计为例，具体描述了以太网卡芯片设计中的静态时序分析流程及其时序问题。 关键词：静态时序分析 １００Ｍ以太网卡 数字电路 约束 应用 集成电路自诞生以来，正如莫尔定律所预言的一样，每隔１８个月集成度就翻一番。目前的集成电路设计已经由早期的几十μｍ减小到０．１５μｍ，进入到了深亚微米级。在器件的特征尺寸降到深亚微米级的同时，器件的物理特性和电学特性也发生了很大的变化。器件本身固有延迟大大减小，而互连线所引起的延迟在整

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：97kb
    • 提供者：weixin_38609453

  1. 基于FPGA的TDI－CCD时序电路的设计

  2. 摘要：为解决TDI-CCD作为遥感相机的图像传感器在使用中所面临的时序电路设计问题，文中较为详细地介绍了TDI-CCD的结构和工作原理，并根据工程项目所使用的IL－E2 TDI-CCD的特性，设计了一种基于现场可编程门阵列 (FPGA) 的TDI-CCD时序电路，其驱动时序使用标准的硬件描述语言VHDL编写，时序仿真的波形效果相当理想。工程应用的结果表明，该设计具有一定的先进性和实用性。 　　关键词：TDI；FPGA ；VHDL；驱动时序 1  引言 　　CCD(Charge Couple

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：92kb
    • 提供者：weixin_38694800
« 12 3 4 5 6 7 8 9 10 »