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搜索资源列表

  1. SoC中模拟/数字信号电路设计签核问题的解决之道

  2. 数字设计师通常透过结合动态（如Verilog仿真）和静态（如Prime Time）工具来签核他们的设计时序性能，然后再将设计交付制造。然而，在系统单芯片（SoC）时代，我们必须问道：这就是开发出一款成功的SoC设计所需要的全部验证吗？但很不幸的，答案是否定的。 这是因为模拟和混合信号（A/MS）电路设计需要在电气级进行大量验证工作，尽管这部分的电路仅占SoC全部组件数的一小部分。如果我们不能尽可能地进行A/MS验证，最终就可能必须经过多次设计反复才能完成该项设计。此外，如果我们采用现有的方法来

  3. 所属分类：嵌入式

    • 发布日期：2009-06-22
    • 文件大小：27kb
    • 提供者：accabee

  1. 时序逻辑电路设计 时序逻辑电路设计

  2. 时序逻辑电路设计 时序逻辑电路设计 \时序逻辑电路设计

  3. 所属分类：专业指导

    • 发布日期：2009-11-01
    • 文件大小：2mb
    • 提供者：coollee2009

  1. 成功解决FPGA设计时序问题的三大要点

  2. 高速设计往往有严格的规范和严谨的发布时间表，所以需要一个交互式的时序规划和分析工具，来获得快速和完整的时序空余，以分析并解决可能影响到最终设计成功的因素。本文说明了如何利用TimingDesigner软件对FPGA设计流程进行准确地捕捉和交换时序信息，以帮助在整个设计过程中管理时序空余，并提供可视化的界面验证设计，并预测设计性能。

  3. 所属分类：硬件开发

    • 发布日期：2009-12-04
    • 文件大小：145kb
    • 提供者：yifei918

  1. FPGA设计时序收敛

  2. FPGA设计时序收敛FPGA设计时序收敛FPGA设计时序收敛FPGA设计时序收敛FPGA设计时序收敛FPGA设计时序收敛FPGA设计时序收敛

  3. 所属分类：硬件开发

    • 发布日期：2010-05-19
    • 文件大小：3mb
    • 提供者：factzero

  1. FPGA设计时序

  2. Xilinx公司的培训资料：FPGA设计时序。很详细地介绍了Xilinx ISE中的静态时序分析的原理以及使用方法。

  3. 所属分类：硬件开发

    • 发布日期：2008-03-07
    • 文件大小：3mb
    • 提供者：danielhua

  1. 赛灵思 FPGA 设计时序 约束指南

  2. 赛灵思 FPGA 设计时序约束指南,赛灵思 FPGA 设计时序 约束指南

  3. 所属分类：硬件开发

    • 发布日期：2011-11-21
    • 文件大小：848kb
    • 提供者：x_luyawei

  1. 用Rational Rose设计时序图和协作图

  2. 使用Rational Rose设计时序图和协作图的一些简单例子！

  3. 所属分类：其它

    • 发布日期：2012-05-02
    • 文件大小：183kb
    • 提供者：yangpiena

  1. 赛灵思FPGA 设计时序约束指南.

  2. 赛灵思FPGA 设计时序约束指南.时序约束可以成为设计人员最好的 朋友，能帮助您快速完成设计。

  3. 所属分类：硬件开发

    • 发布日期：2012-05-23
    • 文件大小：848kb
    • 提供者：nolaner

  1. FPGA设计时序收敛

  2. FPGA设计时序收敛,很好的文档，对于FPGA的开发者来说，首先要关注的就是时序！

  3. 所属分类：硬件开发

    • 发布日期：2012-06-14
    • 文件大小：3mb
    • 提供者：diego01

  1. FPGA高级设计——时序分析和收敛

  2. Altera公司上海交通大学EDA/SOPC 联合实验室推出的FPGA高级设计时序分析和收敛方法

  3. 所属分类：硬件开发

    • 发布日期：2013-11-29
    • 文件大小：279kb
    • 提供者：terrac

  1. 成功解决FPGA设计时序问题的三大要点

  2. 本文主要探讨了DDR型存储器接口设计中必要的时钟偏移及数据采集的时序空余。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：91kb
    • 提供者：weixin_38616435

  1. LCD设计时序讲解

  2. 本文主要对LCD设计时序进行了详细的讲解。

  3. 所属分类：其它

    • 发布日期：2020-08-02
    • 文件大小：31kb
    • 提供者：weixin_38549721

  1. 使用基于图形的物理综合加快FPGA设计时序收敛

  2. 　 传统的综合技术越来越不能满足当今采用 90 纳米及以下工艺节点实现的非常大且复杂的 FPGA 设计的需求了。问题是传统的 FPGA 综合引擎是基于源自 ASIC 的方法,如底层规划、区域内优化 (IPO,In-place Optimization) 以及具有物理意识的综合 (physically-aware synthesis) 等。

  3. 所属分类：其它

    • 发布日期：2020-08-26
    • 文件大小：181kb
    • 提供者：weixin_38614112

  1. 手把手课堂:Xilinx FPGA设计时序约束指南

  2. 作为赛灵思用户论坛的定期访客，我注意到新用户往往对时序收敛以及如何使用时序约束来达到时序收敛感到困惑。为帮助 FPGA设计新手实现时序收敛，让我们来深入了解时序约束以及如何利用时序约束实现FPGA 设计的最优结果。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：247kb
    • 提供者：weixin_38699724

  1. 使用基于图形的物理综合加快FPGA设计时序收敛

  2. 本文首先介绍了主要的传统综合方法，并说明这些方法存在的相关问题，然后介绍基于图形的物理综合概念，并指出这种技术如何满足当前先进 FPGA 的设计需求。

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：181kb
    • 提供者：weixin_38706531

  1. 用Synplify Premier加快FPGA设计时序收敛

  2. 传统的综合技术越来越不能满足当今采用 90 纳米及以下工艺节点实现的非常大且复杂的 FPGA 设计的需求了。问题是传统的 FPGA 综合引擎是基于源自 ASIC 的方法，如底层规划、区域内优化 (IPO,In-place Optimization) 以及具有物理意识的综合 (physically-aware synthesis) 等。然而，这些从 ASIC 得来的综合算法并不适用于 FPGA 的常规架构和预定义的布线资源。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：181kb
    • 提供者：weixin_38604653

  1. 成功解决FPGA设计时序问题的三大要点

  2. FPGA的设计与高速接口技术可以帮助你满足今天的市场要求，但也提出了一些有趣的设计挑战。为了确保存储器接口的数据传输准确，在超过200兆赫兹以上，进行时序分析将发挥更突出的作用，以识别和解决系统运行的问题。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：254kb
    • 提供者：weixin_38657984

  1. EDA/PLD中的使用基于图形的物理综合加快FPGA设计时序收敛

  2. 传统的综合技术越来越不能满足当今采用 90 纳米及以下工艺节点实现的非常大且复杂的 FPGA 设计的需求了。问题是传统的 FPGA 综合引擎是基于源自 ASIC 的方法,如底层规划、区域内优化 (IPO,In-place Optimization) 以及具有物理意识的综合 (physically-aware synthesis) 等。然而,这些从 ASIC 得来的综合算法并不适用于 FPGA 的常规架构和预定义的布线资源。         最终的结果是,所有的三种传统 FPGA 综合方法需要

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：162kb
    • 提供者：weixin_38594252

  1. 电源技术中的基于图形的物理综合加快FPGA设计时序收敛

  2. 传统的综合技术越来越不能满足当今采用 90 纳米及以下工艺节点实现的非常大且复杂的 FPGA 设计的需求了。问题是传统的 FPGA 综合引擎是基于源自 ASIC 的方法，如底层规划、区域内优化 (IPO,In-place Optimization) 以及具有物理意识的综合 (physically-aware synthesis) 等。然而，这些从 ASIC 得来的综合算法并不适用于 FPGA 的常规架构和预定义的布线资源。 最终的结果是，所有的三种传统 FPGA 综合方法需要在前端综合与下游

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：111kb
    • 提供者：weixin_38590309

  1. 使用基于图形的物理综合加快FPGA设计时序收敛

  2. 传统的综合技术越来越不能满足当今采用 90 纳米及以下工艺节点实现的非常大且复杂的 FPGA 设计的需求了。问题是传统的 FPGA 综合引擎是基于源自 ASIC 的方法,如底层规划、区域内优化 (IPO,In-place Optimization) 以及具有物理意识的综合 (physically-aware synthesis) 等。然而,这些从 ASIC 得来的综合算法并不适用于 FPGA 的常规架构和预定义的布线资源。         终的结果是,所有的三种传统 FPGA 综合方法需要在

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：182kb
    • 提供者：weixin_38565480
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