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  1. 分频器的VHDL描述

  2. 在数字电路中,常需要对较高频率的时钟进行分频操作,得到较低频率的时钟信号。我们知道,在硬件电路设计中时钟信号时非常重要的。 介绍分频器的VHDL描述,在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频。
  3. 所属分类:专业指导

  1. EDA数字分频器 EDA的分频设计

  2. EDA的分频设计 1. 四位十进制数字频率计; 2. 测量范围:1Hz~10kHz; 3. 显示时间不少于1S; 4. 具有记忆显示的功能,即在测量过程中不刷新数据,等结束后才显示测量结果,给出待测信号的频率值,并保存到下一次测量结束。
  3. 所属分类:专业指导

    • 发布日期:2009-05-29
    • 文件大小:215kb
    • 提供者:ZXBzhangxiaobo
  1. 2、4、8分频电路的实现方法

  2. 分频系数较大的2N分频电路需要采用标准计数器来实现,此处的方法是直接将计数器的相应位赋给分频电路的输出信号即可实现分频功能。采用这个方法的好处是:一是不需要定义中间信号,设计简单,节约资源;二是可以避免毛刺现象的发生,从而避免了逻辑错误产生的可能性。 采用VHDL和Verilog两种语言实现的2分频、4分频和8分频。 Verilog实现方法,给出了测试文件和仿真波形。
  3. 所属分类:嵌入式

    • 发布日期:2009-06-10
    • 文件大小:30kb
    • 提供者:xiang_jia
  1. Verilog 4分频器

  2. 自己弄得,觉得还行!但是出波形是可能会有差错,我用的软件稳定性不好1
  3. 所属分类:专业指导

    • 发布日期:2009-10-03
    • 文件大小:882byte
    • 提供者:xuanwolingyu
  1. 小数(4.5)分频 verilog程序

  2. 这是一个没有用到锁相环的小数分频程序,是实现了4.5分频。
  3. 所属分类:硬件开发

    • 发布日期:2010-10-28
    • 文件大小:228kb
    • 提供者:fullattack010
  1. 小数分频与快锁芯片ADF4193的原理与应用--千锋培训

  2. 文档介绍了引言,1 ADF4193的特点和PLL工作原理,2分频器对PLL的指标影响,2.1相位噪声,2.2锁定时间,3 FPGA对ADF4193的配置过程,4 PLL指标的测量,4.1相噪的测量,4.2锁定时间的测量,5结束语
  3. 所属分类:硬件开发

    • 发布日期:2011-06-10
    • 文件大小:218kb
    • 提供者:coolabcboy
  1. verilog时钟分频

  2. 一个简单的时钟分频程序,可以实现2、4、8、16、11等偶数和奇数分频。 只需要简单修改一下程序就可以实现任意整数分频
  3. 所属分类:其它

    • 发布日期:2011-07-27
    • 文件大小:1kb
    • 提供者:huha3550
  1. 2N分频电路的实现方法

  2. 2N分频电路的实现方法 1 目的 分频系数较大的2N分频电路需要采用标准计数器来实现,此处的方法是直接将计数器的相应位赋给分频电路的输出信号即可实现分频功能。采用这个方法的好处是:一是不需要定义中间信号,设计简单,节约资源;二是可以避免毛刺现象的发生,从而避免了逻辑错误产生的可能性。 下面采用VHDL和Verilog两种语言实现的2分频、4分频和8分频。
  3. 所属分类:硬件开发

    • 发布日期:2011-11-12
    • 文件大小:30kb
    • 提供者:noodles5320
  1. 2、4、8分频电路的实现方法

  2.    分频系数较大的2N分频电路需要采用标准计数器来实现,此处的方法是直接将计数器的相应位赋给分频电路的输出信号即可实现分频功能。采用这个方法的好处是:一是不需要定义中间信号,设计简单,节约资源;二是可以避免毛刺现象的发生,从而避免了逻辑错误产生的可能性。
  3. 所属分类:硬件开发

    • 发布日期:2012-12-11
    • 文件大小:30kb
    • 提供者:noodles5320
  1. 任意分频的verilog 语言实现(占空比50%)

  2. 任意分频的verilog 语言实现(占空比50%) 1. 偶数倍(2N)分频 2. 奇数倍(2N+1)分频 3. N-0.5 倍分频 4. 任意整数带小数分频
  3. 所属分类:硬件开发

    • 发布日期:2012-12-11
    • 文件大小:82kb
    • 提供者:noodles5320
  1. Verilog HDL分频器 2分频 4分频, 8 分频,16分频

  2. Verilog HDL分频器 2分频 4分频, 8 分频,16分频。
  3. 所属分类:硬件开发

    • 发布日期:2013-05-10
    • 文件大小:701byte
    • 提供者:lhrace11
  1. verilog分频器设计与仿真

  2. 基于Verilog实现3,4,5分频电路的设计与仿真。
  3. 所属分类:硬件开发

    • 发布日期:2013-08-26
    • 文件大小:292kb
    • 提供者:u011821482
  1. 基于FPGA的分频器设计

  2. 基于FPGA的分频器设计 1)系统时钟1MHz; 2)要求能产生2分频~16分频信号,分频系数步进值为1; 3)“分频系数置数”按钮每按一次,分频系数增加1,增加到16后如果再次按下“分频系数置数”按钮,分频系数回归到2;置数结束后,按下“启动”按钮,系统按照指定的分频系数生成分频信号; 4)n分频后,“1”电平持续的时间要求1~n-1可调,步进值1; 5)“占空系数置数”按钮每按一次,“1”电平持续时间增加1,增加到n-1后如果再次按下“分频系数置数”按钮,“1”电平持续时间回归到1;再按下
  3. 所属分类:专业指导

    • 发布日期:2014-01-10
    • 文件大小:1mb
    • 提供者:seaeastlee
  1. 基于FPGA的通用可控分频器的设计

  2. 所有资源已经打包上传,很好的学习资料。 基于FPGA的分频器设计 1)系统时钟1MHz; 2)要求能产生2分频~16分频信号,分频系数步进值为1; 3)“分频系数置数”按钮每按一次,分频系数增加1,增加到16后如果再次按下“分频系数置数”按钮,分频系数回归到2;置数结束后,按下“启动”按钮,系统按照指定的分频系数生成分频信号; 4)n分频后,“1”电平持续的时间要求1~n-1可调,步进值1; 5)“占空系数置数”按钮每按一次,“1”电平持续时间增加1,增加到n-1后如果再次按下“分频系数置数”
  3. 所属分类:专业指导

    • 发布日期:2014-01-10
    • 文件大小:2mb
    • 提供者:seaeastlee
  1. 超好用的华为分频软件

  2. 超好用的华为分频软件,可以将一个屏幕分开为2-4个屏幕工作区,每个工作区可以成为独立的桌面,各桌面的程序运行互不干扰!
  3. 所属分类:虚拟化

    • 发布日期:2014-05-25
    • 文件大小:5mb
    • 提供者:qq_15771633
  1. 小数分频VHDL代码.pdf

  2. 小数分频VHDL代码.pdf (145.33 KB, 下载次数: 249 )d arch 2:fdn,任意整数分频器(分步系数2--15,可自行修改代码増增加分频系数) library ieee use ieee std logic 1164.all use ieee std logic unsigned. all entity fdn is port lock in std log enable in std logic n of fd in std logic vector (3 downt
  3. 所属分类:专业指导

    • 发布日期:2019-09-04
    • 文件大小:145kb
    • 提供者:drjiachen
  1. 收发分频双线极化微带天线的应用分析

  2. 给出了一种收发分频双线极化层叠型微带贴片天线的设计方法,利用双层贴片谐振于不同的频率来实现双频,通过在贴片的相互垂直方向上馈电来实现双线极化,从而在收发频段上实现双线极化。本设计采用HFSS电磁仿真软件对该天线模型进行优化,获得了在2.03GHz和2.28GHz的两个谐振峰值,可在发射频段和接收频段分别达到8.2%和4%的阻抗带宽。
  3. 所属分类:其它

    • 发布日期:2020-07-28
    • 文件大小:67kb
    • 提供者:weixin_38643269
  1. 双路相位保持分频器IC设计

  2. 双路相位保持分频器的Verilog实现,输入两路90度相位差的信号,2/4/8分频输出,输出信号相位差仍保持不变。
  3. 所属分类:嵌入式

    • 发布日期:2011-03-13
    • 文件大小:230kb
    • 提供者:jiziy
  1. 无线局域网射频前端VCO及高速双模预分频器设计

  2. 论述了一种应用于802.11a无线局域网射频前端高速频率合成器中两个关键模块的设计: 负阻LC压控振荡器(VCO)与高速双模分频器(DMP)的射频全芯片集成。采用0.18um CMOS工艺,1.8V 电压下进行仿真,VCO仿真偏离4.5GHz中心频率500kHz时,相位噪声为-119dBc/Hz,VCO调谐范围为15%。除8/9双模预分频器实现了高速、低抖动、低功耗设计。均方差抖动9ps,核心部分电源电流消耗3.9mA。
  3. 所属分类:其它

    • 发布日期:2020-08-08
    • 文件大小:183kb
    • 提供者:weixin_38747906
  1. 基于CPLD/FPGA的半整数分频器的设计实例

  2. 笔者利用VIDL硬件描述语言和原理图输入方式,通过MAX+plusII开发软件和ALTERA公司的FLEX系列EPF10K10LC84-4型FPGA方便地完成了半整数分频器电路的设计。
  3. 所属分类:其它

    • 发布日期:2020-08-31
    • 文件大小:136kb
    • 提供者:weixin_38719564
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