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搜索资源列表

  1. 在 OpenRISC 中实现 CRC32 并行计算

  2. 摘 要 随着 RISC CPU/DSP 处理速度的提高，使得使用微码程序来实现原来只有用 ASIC 才能实现的高速 通信链路上的数据适配和处理成为可能。该文介绍了一个开源的 RISC 处理器体系结构，并为了使之适用于通信 处理，在其中增加了一个 CRC32 的并行计算单元，用以支持用微码指令计算 CRC，并行计算宽度为 32 bits。对 所提的 CRC32 并行计算方法进行了详细阐述。 关键词 OpenRISC；RISC 引擎；CRC 并行算法

  3. 所属分类：硬件开发

    • 发布日期：2009-05-25
    • 文件大小：299kb
    • 提供者：feisixiao

  1. CRC串行和并行的算法及硬件实现详解

  2. 关于CRC校验码的详尽分析和描述，对串行和并行的原理进行了阐述，然后利用Quartus软件绘制出电路原理图，有设计的总结以及详细的仿真过程。

  3. 所属分类：其它

    • 发布日期：2010-01-18
    • 文件大小：1mb
    • 提供者：zhuzhu2012

  1. 用verilog实现并行的CRC运算

  2. 使用verilog实现的并行CRC运算，支持多字节的输入

  3. 所属分类：专业指导

    • 发布日期：2010-07-25
    • 文件大小：619byte
    • 提供者：lqzsanta

  1. 32位CRC校验码的并行算法及硬件实现.caj

  2. 很好，是一个很实用的方法，硬件实现部分很明确

  3. 所属分类：其它

    • 发布日期：2011-04-29
    • 文件大小：228kb
    • 提供者：greatdragon2007

  1. 一种快速CRC算法的硬件实现方法

  2. 关于串行和并行硬件实现的比较，和CRC实现方法，结果分析

  3. 所属分类：硬件开发

    • 发布日期：2011-10-18
    • 文件大小：40kb
    • 提供者：hanzhenwei

  1. CRC码的Simulink仿真实验

  2. 循环冗余码CRC (Cyclic Redundancy Check)是 数据传输过程中的检错码。从网络体系结构看, CRC码一般用于数据链路层, 并且是硬件实现。 在一些特定的应用领域, CRC码也可以用于高层, 并且用软件实现。本文研究CRC码的软件实现。 在代数编码理论中, CRC 码是一种循环码, 且为系统码。CRC码的编码过程和译码过程都与 二元域上的多项式模除运算有关, 从工程应用的角 度考虑, 可利用高级程序设计语言、汇编语言实现 CRC码的编码与译码, 但是CRC码的位并行快速

  3. 所属分类：其它

    • 发布日期：2011-11-15
    • 文件大小：245kb
    • 提供者：dongjunrui

  1. CRC-32并行32bit实现

  2. 本文是基于CRC-32串行电路基础上改进的CRC-32并行实现，采取32bit并行输入的verilog实现

  3. 所属分类：硬件开发

    • 发布日期：2012-07-30
    • 文件大小：188kb
    • 提供者：ljc85880938

  1. CRC - 16算法与FPGA实现

  2. 以16位CRC - 16校验码为例,在对CRC校验码原理和一般的串行CRC生成算法进行分析的基础上,改进 了串行CRC算法,并进一步推导出并行CRC算法。利用Quartus II集成环境和Verilog HDL语言工具将算法转 变为校验码生成电路,并进行验证比较,最后在FPGA上进行了硬件电路的仿真和实现。结果表明,并行CRC算 法在速度方面明显优于串行CRC算法,但会牺牲较大的硬件空间。

  3. 所属分类：硬件开发

    • 发布日期：2012-08-07
    • 文件大小：378kb
    • 提供者：wlongs

  1. Xmodem协议中CRC算法的FPAG实现.pdf

  2. 以经典的LFSR硬件电路为基础，采用了按字节并行计算的CRC校验

  3. 所属分类：硬件开发

    • 发布日期：2012-09-19
    • 文件大小：382kb
    • 提供者：tongjiajia

  1. 基于Verilog的CRC并行实现.pdf

  2. 基于Verilog的CRC并行实现,可并行实现8bit crc运算

  3. 所属分类：其它

    • 发布日期：2013-11-01
    • 文件大小：239kb
    • 提供者：u012663326

  1. 4位并行计算crc-32

  2. 4位并行计算crc-32的异或门实现方法，式中加号代表异或，等号右边第一个加号不用。

  3. 所属分类：专业指导

    • 发布日期：2008-11-28
    • 文件大小：25kb
    • 提供者：qian1era

  1. 8位并行计算crc-32

  2. 8位并行计算crc-32的异或门实现算法，式中加号代表异或，等号右边第一个加号不用。

  3. 所属分类：其它

    • 发布日期：2008-11-28
    • 文件大小：26kb
    • 提供者：wuguohao111

  1. 16位并行计算crc-32

  2. 16位并行计算crc-32的异或实现，式中加号代表异或，其中等号右边第一个不用。 希望能对大家有用。

  3. 所属分类：专业指导

    • 发布日期：2008-11-29
    • 文件大小：28kb
    • 提供者：chengyunhust

  1. circuit-cellar

  2. crc并行实现方法

  3. 所属分类：硬件开发

    • 发布日期：2017-06-28
    • 文件大小：387kb
    • 提供者：qinyaray

  1. 并行CRC算法的实现方法

  2. 并行CRC算法的实现方法

  3. 所属分类：其它

    • 发布日期：2017-07-01
    • 文件大小：208kb
    • 提供者：a20021982

  1. 用fpga实现crc-32校验

  2. 该设计可以实现一个基于并行算法的crc-32码的编码与发送机。它在每个时钟接收一个32位数据并发送出去，当连续接受10个数据后（该数据包的大小可以调整，为方便仿真特设为10），发出一个32位的crc校验码。并同过over输出一个正脉冲用其下降沿通知上位机停止发送数据，并等候下位机的确认信号returns，若其为负脉冲则表示下位机接收过程中没误码，且通过resent对上位机发一个负脉冲通知其继续发数据，若returns接受一个正脉冲则表示发生错误，并通过resent输出一个正脉冲通知上位机重复发

  3. 所属分类：硬件开发

    • 发布日期：2009-03-02
    • 文件大小：1mb
    • 提供者：u012151770

  1. 用VHDL设计CRC发生器和校验器

  2. 本设计是利用 VHDL 硬件描述语言设计 CRC 发生器和校验器 。12 位信息加 5 位 CRC 校验码发送 、 接收 ,由两个模块组成 ,CRC 校验生成模块 ( 发送) 和 CRC校验检错模块 ( 接收) ,采用输入,输出都为并行的 CRC校验 生 成 方 式 。产 生 此 CRC 码 可 利 用 Peterson 和Brown 提出的移位寄存器电路实现 。初始时置各寄存器为 0 ,信息位串从高位起逐位输入电路 ,每送入一位就进行一次异或操作和循环移位 ,由于信息位串为 12 位 ,所以

  3. 所属分类：专业指导

    • 发布日期：2009-03-11
    • 文件大小：160kb
    • 提供者：lxping2011

  1. 32位CRC校验码的并行算法及硬件实现

  2. 32位CRC校验码的并行算法及硬件实现32位CRC校验码的并行算法及硬件实现32位CRC校验码的并行算法及硬件实现32位CRC校验码的并行算法及硬件实现

  3. 所属分类：其它

    • 发布日期：2009-03-29
    • 文件大小：366kb
    • 提供者：feediy

  1. 通信与网络中的10G以太网系统中的并行CRC编解码器的设计

  2. 摘要：为了解决10G以太网接入系统中大规模并行CRC编码器的设计问题，提出了矩阵法、代入法、流水线法等三种设计方法。以此为基础，给出了10G以太网接入系统CHC编码器的实现方案。具体计算表明，在10G以太网接入系统采用直接并行的CRC编码器是可行的。直接并行设计CRC编码器已经通过了EDA模拟，并成功地应用于10G以太网接入系统中。 关键词：10G 以太网 CRC 并行通信系统不可避免地要受到各种干扰的影响，使接收端收到的信息与发送端发出的信息不一致，即接收端收到的信息产生了误码。为了降低

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：108kb
    • 提供者：weixin_38725734

  1. 千兆以太网中CRC-32的并行实现

  2. 为了保证数据通信的可靠性，要使用一定的检错和纠错方式。循环冗余校验码（CRC）作为一种分组码，具有一定的检错功能。以太网传输帧中使用的是CRC-32校验码作为以太帧的最后4个字节，同以太帧一起传输。CRC的实现方式分为串行方式和并行方式，由于并行方式一个时钟周期内可以处理8个bit，与千兆以太网的GMII接口协议相符合，故千兆以太网的CRC校验码的生成和校验中常使用并行算法实现。本文研究了CRC校验码的串行实现算法和并行实现算法，并且用modelsim进行了二者的仿真，比较二者结果的一致性和实现

  3. 所属分类：其它

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