概述 从FPGA或PLD转换到门阵是经济高效的，有时甚至只需几百个单元就能实现。这已经引起越来越多设计者提出同样的问题：这种转换设计需要什么后续技术？事实上转换到门阵面临着许多电路的时序问题，这在FPGA设计中是不被注意的。 本文论述了转换时遇到的几种由于设计不当所造成的时序问题，提出了避免这些问题的方案。同时对时序变化的部分原因及充分利用门阵列技术亦在文中进行了讨论。时序上的差异 如果知道原始设计电路工作中每一步时序上的裕量，Orbit保证无论FPGA是否模拟过，都可以成功完

0 引 言　　传统的数字电压表设汁通常以大规模ASIC(专用集成电路)为核心器件，并辅以少量中规模集成电路及显示器件构成。ASIC完成从模拟量的输入到数字量的输出，是数字电压表的心脏。这种电压表的设计简单、精确度高，但是这种设计方法由于采用了ASIC器件使得它欠缺灵活性，其系统功能固定，难以更新扩展。后来发展起来的用微处理器(单片机)控制通用A/D转换器件的数字电压表的设计的灵活性明显提高，系统功能的扩展变得简单，但是由于微处理器的引脚数量有限，其控制转换速度和灵活性还是不能满足日益发展的电子工