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  1. EDA/PLD中的FPGA的时钟频率同步设计

  2. 引 言 　　网络化运动控制是未来运动控制的发展趋势，随着高速加工技术的发展，对网络节点间的时间同步精度提出了更高的要求。如造纸机械，运行速度为1 500～1 800m／min，同步运行的电机之间1μs的时间同步误差将造成30 μm的运动误差。高速加工中心中加工速度为120 m／min时，伺服电机之间1μs的时间同步误差，将造成2 μm的加工误差，影响了加工精度的提高。 　　分布式网络中节点的时钟通常是采用晶振+计数器的方式来实现，由于晶振本身的精度以及稳定性问题，造成了时间运行的误差。时钟同

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：166kb
    • 提供者：weixin_38550834

  1. EDA/PLD中的FC-AL系统中FPGA的弹性缓存设计

  2. 引  言 　　一个简化的异步数据通信系统如图1所示。接收机端从接收到的来自串行链路的比特流中提取时钟信号Clk1，作为其工作时钟源；而发送机端采用本地晶振和锁相环产生的时钟Clk2，作为其工作时钟源。接收机在时钟Clk1的上升沿把数据写入弹性缓存，发送机在时钟Clk2的上升沿从弹性缓存中读出数据，从而实现数据的同步。 　　虽然光纤通道仲裁环中的所有通信设备必须工作在同一频率，但图1中两个不同源的时钟信号Clk1和Clk2除了在相位上可能存在差异外，由于制造工艺的因素，晶振产生时钟时其频率也是

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：182kb
    • 提供者：weixin_38700320

  1. EDA/PLD中的DDS的FPGA实现设计

  2. 根据图1，并假定相位控制字为0，这时DDS的核心部分相位累加器的FPGA的设计可分为如下几个模块：相位累加器SUM99、相位寄存器REG1、正弦查找表ROM和输出数据寄存器REG2，其内部组成框图如图 2所示。图中，输入信号有时钟输入CLK，使能端EN，复位端RESET，频率控制字K，输出信号为Q。 　　图2 DDS内部组成框图 　　整个DDS模块采用一个时钟，以用来同步各个模块的运算速度。其中相位累加器SUM99是一个带有累加功能的10位加法器，它以设定的10位频率控制字Κ作为步长来进

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：664kb
    • 提供者：weixin_38627590

  1. EDA/PLD中的基于全数字锁相环的设计

  2. 本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。关键词：全数字锁相环；DPLL；FSK；FPGA 引言　　锁相环(PLL)技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影

  3. 所属分类：其它

    • 发布日期：2020-11-24
    • 文件大小：77kb
    • 提供者：weixin_38717171

  1. EDA/PLD中的DDR SDRAM控制器的FPGA实现

  2. 摘要：ＤＤＲ ＳＤＲＡＭ高容量和快速度的优点使它获得了广泛的应用，但是其接口与目前广泛应用的微处理器不兼容。介绍了一种通用的ＤＤＲ ＳＤＲＡＭ控制器的设计，从而使得ＤＤＲ ＳＤＲＡＭ能应用到微处理器中去。 关键词：ＤＤＲ ＳＤＲＡＭ控制器 延时锁定回路 ＦＰＧＡＤＤＲ ＳＤＲＡＭ是建立在ＳＤＲＡＭ的基础上的，但是速度和容量却有了提高。首先，它使用了更多的先进的同步电路。其次，它使用延时锁定回路提供一个数据滤波信号。当数据有效时，存储器控制器可使用这个数据滤波信号精确地定位数据，每１６位输出

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：64kb
    • 提供者：weixin_38638163

  1. EDA/PLD中的基于FPGA的SoftSerdes设计与实现

  2. 0引言       在高速源同步应用中，时钟数据恢复是基本的方法。最普遍的时钟恢复方法是利用数字时钟模块(DCM、)产生的多相位时钟对输入的数据进行过采样。但是由于DCM的固有抖动，在频率很高时，利用DCM作为一种数据恢复的方法并不一定合适。DCM的这种附加抖动会引起数据有效窗口的相应减小，这样就会限制高速电路的性能。常用的串行I／O技术需要时钟数据恢复(CDR)技术，而CDR技术需要模拟的PLL，其局限性是低噪声容限、高功率损耗及严格的PCB布局布线要求。基于对上述缺点的考虑，本文介绍了一

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：85kb
    • 提供者：weixin_38699726