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  1. Verilog数字系统课程设计 出租车计价器

  2. 使用Verilog硬件描述语言编写的出租车计价器,编写环境为Quartus ii 9.0,硬件平台为Cyclone EP1C6Q240C8. 实现主要功能如下: -输入时钟为系统晶振50Mhz. -两个开关分别控制:开始/停止计费,出租车行进中/停止等待 -一个开关控制所有数据的复位 -两个开关组合控制显示4种数据:当前计价(单位:元,精确到角)/当前行进总距离(单位:千米,精确到10m)/当前等待时间(单位:分,精确到分)/起步价内行进距离(单位:千米,精确到10m,详见计费规则) -计费规
  3. 所属分类:硬件开发

    • 发布日期:2018-09-14
    • 文件大小:3145728
    • 提供者:jych101
  1. 基于FPGA的915 MHz射频读卡器设计

  2. 参照ISO/IEC 18000-6 Type B 协议设计了一款工作频率为915 MHz的射频读卡器,采用FPGA完成协议中规定的数字信号处理,C8051F020单片机作为主控器。利用Verilog HDL硬件描述语言,搭建FPGA内部各个小模块及系统的验证平台,选用Cyclone系列的EP1C6Q240C8芯片为目标器件,使用Quartus II进行综合,并通过时序和功能验证。
  3. 所属分类:其它

    • 发布日期:2020-07-27
    • 文件大小:104448
    • 提供者:weixin_38620839
  1. 基于SOPC基本信号产生器的设计与实现

  2. 介绍一种基于SOPC的基本信号产生器的设计技术,以Altera公司EP1C6Q240C8为硬件核心,把软核CPU嵌入到FPGA之中构成片上系统(SOPC),并结合存储电路、高速DAC电路、LCD电路、键盘电路、JTAG配置电路以及电源电路等进行了硬件电路的设计,以此实现基本信号产生器。阐述了各主要模块设计方案,并给出软硬件测试图。通过示波器观察,满足了系统设计要求,达到预期目标。
  3. 所属分类:其它

    • 发布日期:2020-10-23
    • 文件大小:493568
    • 提供者:weixin_38535428
  1. 基于FPGA的915 MHz射频读卡器设计

  2. 参照ISO/IEC 18000-6 Type B 协议设计了一款工作频率为915 MHz的射频读卡器,采用FPGA完成协议中规定的数字信号处理,C8051F020单片机作为主控器。利用Verilog HDL硬件描述语言,搭建FPGA内部各个小模块及系统的验证平台,选用Altera公司Cyclone系列的EP1C6Q240C8芯片为目标器件,使用Quartus II进行综合,并通过时序和功能验证。实验结果表明,该读卡器符合ISO/IEC 18000-6 Type B 协议要求,具有结构灵活、体积小
  3. 所属分类:其它

    • 发布日期:2020-10-22
    • 文件大小:371712
    • 提供者:weixin_38592420
  1. 嵌入式系统/ARM技术中的基于ARM+FPGA的运动控制器设计与实现

  2. 摘要:本文以微控制器AT91RM9200 和EP1C6Q240C8 为核心,对工业CT 机的运动控制器进行了设计,从硬件和软件两个方面对控制器的关键技术进行研究与设计,应用单神经元自适应PID 控制算法进行仿真,并给出系统实际运行结果。   1 引言   工业CT 机运动控制系统往往需要对多个轴的运动进行精确、实时控制,在以往的系统中多采用工控机+多块板卡的结构进行运动控制器的设计。随着工业CT 机整体功能日趋复杂,整体系统对运动控制系统的体积、成本、功耗等方面的要求越来越苛刻。另一方面,运
  3. 所属分类:其它

    • 发布日期:2020-10-22
    • 文件大小:471040
    • 提供者:weixin_38658405
  1. 基于FPGA和DSP的高压变频器中性点偏移技术的算法实现

  2. 中性点偏移的算法实现,主要是通过现场可编程门阵列(FPGA)和数字信号处理器(DSP)来实现的。DSP 主要采集功率单元的故障信息并进行处理后,发出旁通信号、地址和数据信号给FPGA。FPGA收到这些数据后,做相应处理。中性点偏移的算法实现原理框图如图3所示。其中,DSP采用TI 公司的TMS320F206,FPGA 采用Altera 公司的EP1C6Q240C8。
  3. 所属分类:其它

    • 发布日期:2020-10-22
    • 文件大小:362496
    • 提供者:weixin_38698590
  1. 基于SOPC的EDSL Modem的研制

  2. EDSL Modem硬件平台的搭建主要使用了 Altera公司的 FPGA Cyclone EP1C6Q240C8芯片,它拥有充足的可编程逻辑资源内嵌32位Nios-II软核处理器来实现整个可编程嵌入式系统。系统的主要功能由FPGA实现,硬件电路除 FPGA外只需加上存储器件、以太网控制芯片和前端AD/DA转换芯片即可。本系统主要使用了一片 8M Byte Flash,一片16M Byte SDRAM,以及以太网接口控制芯片等作为FPGA的外围设备,硬件结构简单明了,极大提高了系统的可靠性。FP
  3. 所属分类:其它

    • 发布日期:2020-10-21
    • 文件大小:221184
    • 提供者:weixin_38624628
  1. SEP3203处理器的FPGA数据通信接口设计

  2. 系统中使用的FPGA为Altera公司的Cyclone系列中的EP1C6Q240C8,拥有丰富的I/O资源和逻辑资源,外部接口遵循SRAM时序。它主要负责提供信号的A/D采样频率,并将A/D转换后的数据存储到一组FIFO中,待FIFO的FF(Full Flag)端口有效后,将FIFO中的数据读回,同时使能另一组FIFO的写时序,实现了信号不间断的采样和存储。
  3. 所属分类:其它

    • 发布日期:2020-10-20
    • 文件大小:363520
    • 提供者:weixin_38746818
  1. 基于DSP+FPGA的实时视频采集系统设计

  2. 本系统的设计思路是通过模拟的视频摄像头来获取视频信号,然后采用模数转换芯片SAA71 11A将模拟的PAL制式视频信号转换为YUV4:2:2的数字视频信号。设计使用FPGA芯片EP1C6Q240C8作为协处理器,来完成视频信号的缓存和视频帧的合成,通过双RAM的乒乓结构来实现视频帧的完整性,并在完成视频数据的预处理后,将视频数据传入到DSP中,完成特定的视频处理算法(如压缩等),最后对处理完的视频数据进行传输和存储。同时,主处理器DSP还负责对视频采集芯片进行初始化配置。其系统硬件结构如图2所示
  3. 所属分类:其它

    • 发布日期:2020-10-26
    • 文件大小:297984
    • 提供者:weixin_38590456
  1. EDA/PLD中的基于VHDL的99小时定时器设计及实现

  2. 0 引言   传统的定时器硬件连接比较复杂,可靠性差,而且计时时间短,难以满足需要。本设计采用可编程芯片和VHDL语言进行软硬件设计,不但可使硬件大为简化,而且稳定性也有明显提高。由于可编程芯片的频率精度可达到50 MHz,因而计时精度很高。本设计采用逐位设定预置时间,其最长时间设定可长达99小时59分59秒。完全可以满足用户的需要,使用也更为方便。   1 系统原理   本定时器的核心器件为EP1C6Q240C8芯片。该芯片有选位、置位、启动、复位、倒计时等功能,显示采用2个3位LED数
  3. 所属分类:其它

    • 发布日期:2020-11-07
    • 文件大小:249856
    • 提供者:weixin_38691742
  1. SEP3203处理器的FPGA数据通信接口设计

  2. SEP3203处理器是由东南大学国家专用集成电路系统工程技术研究中心设计的16/32位RISC微控制器,面向低成本手持设备和其他通用嵌入式设备。该处理器内嵌ARM7TDMI处理器内核,为用户提供了面向移动终端应用的丰富外设、低功耗管理和低成本的外存配置,整个芯片可以运行在75 MHz。数据通信系统使用的主要功能模块如下:20 KB片上零等待静态存储器(eSRAM);外部存储器接口控制器(EMI);中断控制器(INTC);DMA控制器(DMAC)。系统中使用的FPGA为Altera公司的Cyclo
  3. 所属分类:其它

    • 发布日期:2020-12-13
    • 文件大小:313344
    • 提供者:weixin_38705699
  1. 16-QAM调制系统的FPGA实现

  2. 介绍了16-QAM的基本原理及其关键部分内插滤波的理论,重点介绍了16-QAM的实现。该调制系统主要在大规模现场可编程逻辑阵列FPGA上完成。该系统在QuartusII软件环境下,用Verilog 硬件描述语言完成系统主要部分的底层设计,在Altera的Cyclone系列中的EP1C6Q240C8实现了整个设计。
  3. 所属分类:其它

    • 发布日期:2021-02-01
    • 文件大小:1048576
    • 提供者:weixin_38679449
  1. 基于单片机和FPGA的多功能计数器的设计

  2. 以89S52单片机和EP1C6Q240C8型FPGA为控制核心的多功能计数器,是由峰值检波、A/D转换、程控放大、比较整形、移相网络部分组成,可实现测量正弦信号的频率、周期和相位差的功能。多功能计数器采用等精度的测量方法,可实现频率为1Hz~10MHz、幅度为0.01~5Vrms的正弦信号的精确测频,以及频率为10Hz~100kHz、幅度为0.5~5Vrms的正弦信号精确测相。液晶显示器能够实时显示当前信号的频率、周期和相位差。该多功能计数器精度高,界面友好,实用性强。
  3. 所属分类:其它

    • 发布日期:2021-01-30
    • 文件大小:432128
    • 提供者:weixin_38712416
  1. 基于VHDL的99小时定时器设计及实现

  2. 0 引言   传统的定时器硬件连接比较复杂,可靠性差,而且计时时间短,难以满足需要。本设计采用可编程芯片和VHDL语言进行软硬件设计,不但可使硬件大为简化,而且稳定性也有明显提高。由于可编程芯片的频率精度可达到50 MHz,因而计时精度很高。本设计采用逐位设定预置时间,其长时间设定可长达99小时59分59秒。完全可以满足用户的需要,使用也更为方便。   1 系统原理   本定时器的器件为EP1C6Q240C8芯片。该芯片有选位、置位、启动、复位、倒计时等功能,显示采用2个3位LED数码管,
  3. 所属分类:其它

    • 发布日期:2021-01-19
    • 文件大小:351232
    • 提供者:weixin_38694343
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