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搜索资源列表

  1. Xlinx ISE 9.X FPGA_CPLD设计指南

  2. Xilinx ISE 9.x FPGA/CPLD设计指南 目录 （这是本书的第1页到76页，只因只能上传小于20M的文件，其它的也已上传） 第1章　FPGA设计简介　1 1.1　FPGA结构简介　2 1.1.1　总体结构　2 1.1.2　可配置逻辑块CLB　3 1.1.3　输入输出模块(Input/Output Block)　6 1.1.4　块RAM(BlockRAM)　9 1.2　最新FPGA产品──Virtex-5　10 1.2.1　Virtex-5的特点　10 1.2.2　Virtex-

  3. 所属分类：硬件开发

    • 发布日期：2009-11-27
    • 文件大小：18mb
    • 提供者：jiemizhe000

  1. Xlinx ISE 9.X FPGA_CPLD设计指南

  2. Xilinx ISE 9.x FPGA/CPLD设计指南 目录 （这是本书的第77页到140页，只因只能上传小于20M的文件，其它的也已上传） 第1章　FPGA设计简介　1 1.1　FPGA结构简介　2 1.1.1　总体结构　2 1.1.2　可配置逻辑块CLB　3 1.1.3　输入输出模块(Input/Output Block)　6 1.1.4　块RAM(BlockRAM)　9 1.2　最新FPGA产品──Virtex-5　10 1.2.1　Virtex-5的特点　10 1.2.2　Virte

  3. 所属分类：硬件开发

    • 发布日期：2009-11-27
    • 文件大小：19mb
    • 提供者：jiemizhe000

  1. FPGA全局时钟约束(Xilinx)

  2. FPGA全局时钟约束(Xilinx)，需要这方面的朋友可以下来看看

  3. 所属分类：硬件开发

    • 发布日期：2010-10-03
    • 文件大小：247kb
    • 提供者：weichunlin

  1. FPGA时序约束实验

  2. 在实验中，你将可以用全局时序约束来轻松提高已有的项目的系统时钟频率。

  3. 所属分类：硬件开发

    • 发布日期：2010-11-12
    • 文件大小：371kb
    • 提供者：asu79536250

  1. FPGA全局时钟约束(Xilinx)

  2. FPGA全局时钟约束(Xilinx) FPGA全局时钟约束(Xilinx) FPGA全局时钟约束(Xilinx)

  3. 所属分类：硬件开发

    • 发布日期：2012-06-08
    • 文件大小：247kb
    • 提供者：joaquin_no17

  1. FPGA 全局时钟约束

  2. 最经典的时钟约束资料，基于xilinx公司。包括全局时钟介绍以及其重要作用和时钟约束器的使用。

  3. 所属分类：其它

    • 发布日期：2012-07-05
    • 文件大小：247kb
    • 提供者：luomeigang

  1. VHDL设计开发规范

  2. 目 录 1 引言 2 1 1 编写目的 2 1 2 背景 2 1 3 参考人员 2 1 4 缩写与定义 2 2 VHDL设计规范 3 2 1 详细实现报告和文档 3 2 2 VHDL代码编写规范 4 2 2 1 信号命名法 4 2 2 2 模块命名法 5 2 2 3 程序书写格式 5 2 2 4 测试向量的编写 8 2 2 5 代码编写风格 11 2 3 测试报告 24 3 XILINX FPGA设计规范 26 3 1 VERTEX2提供的资源 26 3 1 1 CLB资源： 26 3 1 2

  3. 所属分类：硬件开发

    • 发布日期：2013-10-18
    • 文件大小：553kb
    • 提供者：dabbler_zhu

  1. 基于FPGA的嵌入式图像处理系统设计(中文版PDF)

  2. 《基于fpga的嵌入式图像处理系统设计》详细介绍了fpga（field programmable gatearray，现场可编程门阵列）这种新型可编程电子器件的特点，对fpga的各种编程语言的发展历程进行了回顾，并针对嵌入式图像处理系统的特点和应用背景，详细介绍了如何利用fpga的硬件并行性特点研制开发高性能嵌入式图像处理系统。作者还结合自己的经验，介绍了研制开发基于fpga的嵌入式图像处理系统所需要的正确思路以及许多实用性技巧，并给出了许多图像处理算法在fpga上的具体实现方法以及多个基于f

  3. 所属分类：硬件开发

    • 发布日期：2015-02-09
    • 文件大小：53mb
    • 提供者：johnllon

  1. FPGA嵌入式项目开发三位一体实战精讲

  2. 《FPGA嵌入式项目开发三位一体实战精讲》以项目背景为依托，通过大量实例，深入浅出地介绍了FPGA嵌入式项目开发的方法与技巧。全书共分17章，第1～3章为开发基础知识，简要介绍了FPGA芯片、编程语言以及常用开发工具，引导读者技术入门；第4～17章为应用实例，通过14个实例，详细阐述了FPGA工业控制、多媒体应用、消费电子与网络通信领域的开发原理、流程思路和技巧。实例全部来自于工程实践，代表性和指导性强，读者通过学习后举一反三，设计水平将得到快速提高，完成从入门到精通的技术飞跃。 《FPGA嵌

  3. 所属分类：硬件开发

    • 发布日期：2015-02-11
    • 文件大小：47mb
    • 提供者：wing58fly

  1. FPGA全局时钟约束(Xilinx)

  2. Xilinx FPGA全局时钟约束 完成本部分内容的培训后，你将能够： 为简单的同步设计加全局时序约束

  3. 所属分类：硬件开发

    • 发布日期：2015-05-09
    • 文件大小：247kb
    • 提供者：lqysji

  1. FPGA全局时钟约束(Xilinx).pdf

  2. FPGA全局时钟约束， 简介 全局约束 约束编辑器 总结 正在学习时钟约束，上传共享，相互学习，共同进步

  3. 所属分类：硬件开发

    • 发布日期：2020-03-24
    • 文件大小：275kb
    • 提供者：DuobleWei

  1. EES303 e-elements.pdf

  2. Artix-7核心板是依元素科技有限公司（E-elements）基于最新的Artix-7 FPGA研发的面向学生竞赛的数字电 路开发平台。该平台提供了可靠的基础配置，节约了开发时间，丰富的扩展接口也保证了学生在创新设计 上的需要。Contents 1目录 1.11概述 122板卡供电 1.33时钟和复位 144FPGA配置 1.55通用IO接口 1.66USB-UART/JTAG接口 1.77SRAM接口 6 188PMOD接口 ··.· 7 1.99FX8接口 1.1010EES353(底板)

  3. 所属分类：硬件开发

    • 发布日期：2019-08-31
    • 文件大小：3mb
    • 提供者：qq_42560911

  1. LATTICE开发板原理图测试代码软件使用以及中文资料2.pdf

  2. [原创] LATTICE开发板原理图测试代码软件使用以及中文资料 [复制链接]器件的主要特性 非易失,无限次重构 瞬时上电,数微秒 单片,无外部配置存储器 很高的设计安全性,不能戳取位流 用数毫秒重构基于SRM的逻辑 通过系统配置和JTAG口对SRM和非易失存储器编程 支持非易失存储跽的后台编程 睡眠模式 静态电流减小100倍 TransFR重构 系统正常工作时,可进行现场更新逻辑 大量I/0 -256到2280查找表 73到271个I/(0,有多种封装选择 支持密度迂移 无铅的、符合ROHS标

  3. 所属分类：专业指导

    • 发布日期：2019-08-31
    • 文件大小：446kb
    • 提供者：drjiachen

  1. FPGA入门教程.pdf

  2. 1、数字电路设计入门 2、FPGA简介 3、FPGA开发流程 4、RTL设计 5、Quartus II 设计实例 6、ModelSim和Testbench112时序逻辑电路 时序逻辑电路由时钟的上升沿或下降沿驱动工作,其实真正被时钟沿驱动的是电路中的 触发器( Register),也称为寄存器。触发器的工作原理和参数如下图 Register的原理和参数 T DQ Clk Clk old tsu:建立时间,在时钟有效沿到来之前触发器数据输入应保持稳定的时间,如果建立时 间不够,数据将不能在这个时钟

  3. 所属分类：硬件开发

    • 发布日期：2019-07-28
    • 文件大小：6mb
    • 提供者：smart_devil

  1. 大量数字IC基础知识

  2. 设计与验证基础 脚本 笔面试题集 rtl_code 状态机设计 异步FIFO设计 亚稳态的世界 信号处理 同步FIFO设计 通信方式与仿真 速度与面积的优化 时钟域与时钟树 时钟与复位 时钟分频技术 时钟约束 全局时钟 流水线的艺术 基础知识题集 多时钟处理 低功耗设计 存储单元与模块 verilog语法知识 FPGA内部结构 ...

  3. 所属分类：电信

    • 发布日期：2020-10-07
    • 文件大小：616mb
    • 提供者：sinat_36752903

  1. 嵌入式系统/ARM技术中的FPGA引脚信号指配的几个原则

  2. 现在的FPGA正变得越来越复杂，向引脚分配信号的任务曾经很简单，现在也变得相当繁复。下面这些用于向多用途引脚指配信号的指导方针有助于设计师根据最多到最少的约束信号指配原则提前考虑信号指配，并减少反复的次数。 　　这里有一个前提，即假定设计师已经根据设计的大概规模和信号要求确定了目标器件范围和型号。对以下每一步都应在考虑单极信号前优先考虑差分对信号。 　　最先指配那些只能在特定引脚上工作的特殊信号，正常情况下是指串行I/O信号和全局时钟信号。其次指配大型和/或高速信号总线，特别是那些要跨越

  3. 所属分类：其它

    • 发布日期：2020-11-22
    • 文件大小：49kb
    • 提供者：weixin_38542223

  1. FPGA设计100条经典问答，快看看有没有你需要的！

  2. 1 　　问：可否解释下 FPGA 时序约束设置方法，目前在做一个项目，功能仿真正确，但想进一步优化设计，采用怎样的时序约束才能达到目标呢？ 　　答: 优化代码，可以从代码风格的角度出发，这就涉及到对整个系统的理解，例如如何对系统进行划分，是否进行有必要的流水或者重定时。时序约束包括时钟约束、关键路径的约束等等。这还是要求你对整个 设计有深入的理解。时钟约束是全局约束，在 Synplify Pro 下很好实现，在 SDC 中定义时钟频率即可。 在代码上的小打小闹对系统的时序影响不大，主要是对系

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：77kb
    • 提供者：weixin_38605538