Abstract: This dissertation presents four circuit design techniques for successive-approximation register (SAR) analog-to-digital converters (ADCs). According to the measurement results of the proof-of-concept prototypes, the proposed techniques are
提出了一种带参考注入信号的校准算法，用于校准时间交织模数转换器（Time-Interleaved Analog-to-Digital Converter，TIADC）的时间失配误差。该算法引入参考注入信号，参考注入信号通过采样保持电路（sample hold circuit，S/H）后，利用TIADC的各子通道时钟依次控制S/H，对其输出后的值进行运算获得时间误差，再将时间误差反馈回多相时钟产生器，利用可变延迟线实现时间失配的补偿。该算法运算简单，消耗的硬件资源低，对输入信号没有限制，可以扩展到
采用单环级联分布式前馈结构(CIFF)设计并实现了一款三阶四比特量化的Σ-Δ数字调制器。噪声传递函数通过局部反馈技术进行了零点优化，并且对各系数进行CSD(Canonical Signed Digit)编码优化。系统建模仿真结果得到SNDR为120.3 dB，有效位数(ENOB)为19.7位。针对多位量化适配问题，采用数据加权平均(DWA)算法对误差进行噪声整形，以减小失配引起的非线性误差。利用增加单元DAC的方法，对DWA算法进行改进，解决了其在直流或低频周期信号下会产生杂波的问题，并对其进行
本文提出了一种在28nm CMOS中的2x时间交错的7-b 2.4-GS / s 1-then-2 b /周期SAR ADC。 提出的带有背景偏移校准的1-then-2 b /周期方案已提高了多位SAR体系结构的过程电压温度灵敏度。 通过预充电降低方案，消除了传统的大开关能量和费时的预充电操作，这同时实现了简单的控制逻辑，而无需Vcm电压。 此外，在芯片上实现了背景偏移校准，该校准不涉及任何额外的相位或校准输入信号。 它的操作很好地嵌入了1-then-2 b / cycle架构中，因此对ADC内
This paper presents a wide-band and energy-efficient 0-1 MASH ΣΔ ADC which is realized based on the pipelined-SAR structure. Composed by a 6b SAR ADC in the 1st-stage and a 5b SAR ADC in the 2nd-stage, with alternate loading capacitors (ALC) reused f
