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  1. VHDL设计数字钟程序

  2. 这个数字钟有定时，校准，模拟钟摆和报时功能，程序经过实验验证

  3. 所属分类：专业指导

    • 发布日期：2009-05-22
    • 文件大小：887kb
    • 提供者：bdhbxh

  1. 基于VHDL数字钟的设计

  2. EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为23时59分59秒，另外还具有校时功能和闹钟功能。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括时分秒以及星期计数模块和重置时间模块。

  3. 所属分类：专业指导

    • 发布日期：2009-06-06
    • 文件大小：197kb
    • 提供者：yuanteng

  1. 基于VHDL数字钟的设计

  2. EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为23时59分59秒，另外还具有校时功能和闹钟功能。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括时分秒以及星期计数模块和重置时间模块。

  3. 所属分类：专业指导

    • 发布日期：2009-06-06
    • 文件大小：297kb
    • 提供者：yuanteng

  1. vhdl数字钟设计与论文

  2. VHDL语音数字钟的设计,共20页,8707字 摘要 VHDL是Very High Speed Integrated Circuit HardwarDescr iptionLanguage的缩写,意思是超高速集成电路硬件描述语言。对于复杂的数字系统的设计,它有独特的作用。

  3. 所属分类：专业指导

    • 发布日期：2009-06-09
    • 文件大小：6mb
    • 提供者：raymond0629

  1. 数字逻辑实验报告---数字钟

  2. 本系统作为一个数字钟系统，具有显示时、分、秒，校时和整点报时的功能；对于校时功能，可以对小时，分和秒单独校时，输入方式为手动输入；对于整点报时的功能,时钟在整点时开始报时，报时一分钟后停止。

  3. 所属分类：专业指导

    • 发布日期：2009-07-07
    • 文件大小：151kb
    • 提供者：yolandayi

  1. vhdl语言编写的数字钟，带闹钟的

  2. vhdl语言编写的数字钟，带闹钟的，也有整点报时的功能，各模块，元件例化得都有

  3. 所属分类：专业指导

    • 发布日期：2009-07-09
    • 文件大小：408kb
    • 提供者：duffang

  1. 基于VHDL的数字钟程序

  2. 基于VHDL的数字钟程序能实现校时校分功能，整点报时功能等

  3. 所属分类：专业指导

    • 发布日期：2009-07-19
    • 文件大小：5kb
    • 提供者：smllcl

  1. EDA (VHDL语言)--数字钟

  2. 用VHDL语言设计数字钟，可在quartus环境下编译通过，实现计时，报时与重置功能。

  3. 所属分类：C/C++

    • 发布日期：2010-01-13
    • 文件大小：69kb
    • 提供者：longjilb

  1. 基于VHDL的多功能数字钟的设计.pdf

  2. 介绍了利用VHDL硬件描述语言设计的多功能数字钟的思路和技术。

  3. 所属分类：专业指导

    • 发布日期：2010-03-07
    • 文件大小：152kb
    • 提供者：haha_8512

  1. vhdl 数字钟

  2. 用vhdl语言编写！此数字钟是动态显示！大家可根据此报告来理解！

  3. 所属分类：专业指导

    • 发布日期：2010-05-25
    • 文件大小：771kb
    • 提供者：zhaole1988

  1. vhdl数字钟，时钟

  2. 数字钟，具有调时，调分，还有整点报时功能。

  3. 所属分类：专业指导

  1. 基于VHDL的简易数字钟的设计

  2. 整个VHDL数字钟的实验报告 介绍了利用VHDL硬件描述语言设计的简易数字钟的思路和技巧。在QuatusⅡ开发环境中编译和仿真了所设计的程序，并在可编程逻辑器件上下载验证。仿真和验证结果表明，该设计方法切实可行，具有一定的借鉴性。

  3. 所属分类：嵌入式

    • 发布日期：2010-06-30
    • 文件大小：85kb
    • 提供者：liuchang631

  1. vhdl数字钟的设计

  2. 摘 要 4 Abstract 5 第一章 电子设计自动化(EDA)发展概述 6 1.1什么是电子设计自动化(EDA) 6 1.2 EDA的发展历史 6 第二章VHDL简介 8 2.1 硬件描述语言VHDL 8 2.2 VHDL的组成 8 2.3 程序包（Package） 8 2.4 库（Library） 9 2.5 VHDL运算符 9 2.6 VHDL数据对象 9 2.7 VHDL常用语句 10 2.8 元件声明及元件例化 10 2.9 配置（Configuration） 11 2.10子程序

  3. 所属分类：嵌入式

    • 发布日期：2010-08-07
    • 文件大小：197kb
    • 提供者：feiyue165

  1. VHDL数字钟源程序加说明文档

  2. 该项目是基于VHDL硬件描述语言的数字钟设计在window 2000操作系统下，基于VHDL硬件描述语言，运用MAXPLUS2软件及CPLD软件下载，试验板为CPLDEE—4系列实验开发系统，仿真芯片用Altera FLEX10K系列的EP1K100QC208-3。

  3. 所属分类：嵌入式

    • 发布日期：2010-08-07
    • 文件大小：538kb
    • 提供者：feiyue165

  1. vhdl 数字钟 eda

  2. 用vhdl设计数字钟，已经实验通过，纯属于个人爱好而上传

  3. 所属分类：专业指导

    • 发布日期：2010-10-17
    • 文件大小：171kb
    • 提供者：pchunl

  1. VHDL数字钟

  2. 很完整的VHDL数字钟程序，具有整点报时，闹时，清零的功能。只需三个按键就能完成：模式选择、调整时，分、清零。注释也很全。

  3. 所属分类：专业指导

    • 发布日期：2012-01-07
    • 文件大小：14kb
    • 提供者：mengyuena

  1. VHDL 数字钟 简易信号发生器设计与实现

  2. 简易信号发生器：时钟分频→采样点控制→以k模式查表→译码→显示 本设计思路简单，先将系统默认时钟分频为1Hz，然后进行采样点控制，接着进行k模式查表，根据不同的k值来进行不同的译码，显示出相应的数值。 数字钟：时钟分频→秒计数→分计数→时计数→译码显示 本设计思路简单，先将系统默认时钟分频为1Hz，然后秒计时单位进行计时，接至分计时时计时单位，并通过译码器进行译码，最后用数码管显示出数据。

  3. 所属分类：硬件开发

    • 发布日期：2012-05-03
    • 文件大小：859kb
    • 提供者：wangchenseu

  1. VHDL 数字钟（设置时间闪烁）

  2. 该程序实现一个数字钟，带调整时间功能，在调整时间时，对应的位置闪烁显示。 CLR 为清零端，该键为‘1’时，时钟显示”000000“； EN 计数使能端，该键为‘1’时，时钟停止； MODE 模式选择按钮，在4种模式下循环：正常-小时调整-分调整-秒调整。 INC 调整时间按钮，该键为‘1’时，对应位置加1；

  3. 所属分类：其它

    • 发布日期：2012-10-09
    • 文件大小：877kb
    • 提供者：lz309462044

  1. VHDL数字钟设计源码

  2. 采用VHDL语言模块化设计方法，附gdf格式顶层图与COUNT时钟计数主模块接线图。 (一)技术要求： 1.十二进制数字钟，能显示时、分、秒，并可进行时和分的快速校正，秒的清零。 2.有整点报时功能，从59分56秒开始，每秒报时一次，直到00分00秒为整点报时。整点报时的频率与其他几响不同。 3.数码显示部分采用动态扫描显示法，能指示时钟驱动信号频率 LIGHT[0]，要求计数器模块异步清零。 (二)模块划分： COUNT计数器模块（十二进制CDU12、十进制CDU10、六进制CDU6），七段

  3. 所属分类：Web开发

    • 发布日期：2008-09-19
    • 文件大小：7kb
    • 提供者：yuwenlaoshi

  1. VHDL数字钟完整

  2. VHDL数字钟完整代码实现，可直接用，含FPGA端口设置

  3. 所属分类：嵌入式

    • 发布日期：2013-12-16
    • 文件大小：125kb
    • 提供者：liushui18
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