您好,欢迎光临本网站![请登录][注册会员]  
文件名称: VHDL数字钟设计源码
  所属分类: Web开发
  开发工具:
  文件大小: 7kb
  下载次数: 0
  上传时间: 2008-09-19
  提 供 者: yuwen******
 详细说明: 采用VHDL语言模块化设计方法,附gdf格式顶层图与COUNT时钟计数主模块接线图。 (一)技术要求: 1.十二进制数字钟,能显示时、分、秒,并可进行时和分的快速校正,秒的清零。 2.有整点报时功能,从59分56秒开始,每秒报时一次,直到00分00秒为整点报时。整点报时的频率与其他几响不同。 3.数码显示部分采用动态扫描显示法,能指示时钟驱动信号频率 LIGHT[0],要求计数器模块异步清零。 (二)模块划分: COUNT计数器模块(十二进制CDU12、十进制CDU10、六进制CDU6),七段显示译码器模块BCD7,多路选择器模块SUMX19S4,显示位译码控制模块SEG_CON (三)器件型号:Altera公司的FPGA芯片FLEX10K系列20TC144-4或Lattice公司的ISPSI1032-70LJ80
(系统自动生成,下载前可以参看下载内容)

下载文件列表

相关说明

  • 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
  • 本站是交换下载平台,提供交流渠道,下载内容来自于网络,除下载问题外,其它问题请自行百度
  • 本站已设置防盗链,请勿用迅雷、QQ旋风等多线程下载软件下载资源,下载后用WinRAR最新版进行解压.
  • 如果您发现内容无法下载,请稍后再次尝试;或者到消费记录里找到下载记录反馈给我们.
  • 下载后发现下载的内容跟说明不相乎,请到消费记录里找到下载记录反馈给我们,经确认后退回积分.
  • 如下载前有疑问,可以通过点击"提供者"的名字,查看对方的联系方式,联系对方咨询.
 相关搜索: VHDL 数字钟
 输入关键字,在本站1000多万海量源码库中尽情搜索: