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搜索资源列表

  1. 用VHDL语言输入方法设计数字钟

  2. EDA工具的设计流程、VHDL语言的结构和语法，以及软件模拟波形仿真

  3. 所属分类：嵌入式

    • 发布日期：2009-07-14
    • 文件大小：258048
    • 提供者：poloamor

  1. EDA数字钟(仿真无误，下载到实验板演示正确）

  2. 用quartues编写的数字中，正常计时（包括星期，小时，分，秒），整点报时，闹钟，彩铃。并能够清零，快速校分、校时。

  3. 所属分类：嵌入式

    • 发布日期：2009-09-26
    • 文件大小：1007616
    • 提供者：xiaopang226200

  1. 基于VHDL数字电子钟的设计与实现

  2. 本课程设计完成了数字电子钟的设计，数字电子钟是一种用数字显示秒、分、时的计时装置，由于数字集成电路技术的发展和采用了先进的石英技术，它使数字钟具有走时准确、性能稳定、携带方便等优点。数字钟已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及办公室等公共场所，给人们的生活带来极大的方便。在这里我们将已学过的比较零散的数字电路的知识有机的、系统的联系起来用于实际，来培养我们的综合分析和设计电路的能力。

  3. 所属分类：专业指导

    • 发布日期：2009-12-09
    • 文件大小：579584
    • 提供者：sunjianjun1314

  1. 集成音乐演奏功能和LED点阵显示功能的数字电子时钟设计

  2. 集成音乐演奏功能和LED点阵显示功能的数字电子时钟系统主要分为三个功能：带有手动调整功能的数字电子时钟、音乐演奏电路和8*8LED点阵显示电路。以下分别说明上述三个部分的电路功能和基本工作原理。

  3. 所属分类：专业指导

    • 发布日期：2010-01-02
    • 文件大小：192512
    • 提供者：woaixidianl

  1. EDA技术与VHDL 电子时钟课程设计报告

  2. 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。电路通过使用数字元件，采用三个计数器来构成完成二十四小时的数字钟设计，并且将译码器和二选一数字选择器配合使用来完成动时间写出。此外，使能端和复位端控制信号用来控制电路，使得该电路可以完成保持、清零、预置时间、等一系列的功能。

  3. 所属分类：专业指导

    • 发布日期：2010-01-04
    • 文件大小：660480
    • 提供者：nemolei

  1. 多功能数钟中 VHDL 程序

  2. 该程序简单、清楚，容易懂，用一个程序模块实现多个功能，计数 闹钟 整点报时，调节时间，清零

  3. 所属分类：专业指导

    • 发布日期：2010-01-08
    • 文件大小：62464
    • 提供者：wsh3704

  1. EDA课程设计多功能数字钟

  2. 1、能进行正常的时、分、秒计时功能，分别由6个数码管显示24小时、60分钟、60秒钟的计数器显示。 2、能利用实验系统上的按键实现“校时”“校分”功能： ⑴按下“SA”键时，计时器迅速递增，并按24小时循环，计满23小时后回“00”； ⑵按下“SB”键时，计分器迅速递增，并按59分钟循环，计满59分钟后回“00”，但不向“时”进位； ⑶按下“SC”键时，秒清零； ⑷要求按下“SA”、“SB”或“SC”时均不产生数字跳变（SA”、“SB”、“SC”按键是有抖动的，必须对其消除抖动处理）。 3、能

  3. 所属分类：其它

    • 发布日期：2010-01-08
    • 文件大小：433152
    • 提供者：yinheng1314

  1. 数字系统与逻辑设计 VHDL语言对数字多功能闹钟的实现论文

  2. 该数字钟可以实现3个功能：计时功能、整点报时功能和重置时间功能，其中计时模块由4部分构成：秒计时器、分计时器、时计时器和星期计时器。

  3. 所属分类：C

    • 发布日期：2010-12-23
    • 文件大小：861184
    • 提供者：tomchan08

  1. EDA技术与VHDL实验指导书(张芬)

  2. 第一部分 ZY11EDA13BE实验系统简介 1 一、ZY11EDA13BE实验系统特点 1 二、ZY11EDA13BE实验系统主板组成 3 三、ZY11EDA13BE实验系统各功能模块介绍 4 四、实验箱配置说明 17 五、选配的适配板与扩展板功能介绍及使用说明 17 六、主板系统I/O分布 19 七、 实验注意事项 25 第二部分 实验部分 26 实验一 MaxplusII软件入门并设计1位半加器 26 实验二 七人表决器 27 实验三 序列信号发生器 28 实验四 基本组合逻辑电路的VH

  3. 所属分类：专业指导

    • 发布日期：2011-04-16
    • 文件大小：1048576
    • 提供者：vb7079

  1. vhdl数字钟

  2. 本设计完成了数字电子钟的设计，数字电子钟是一种用数字显示秒、分、时的计时装置

  3. 所属分类：专业指导

    • 发布日期：2011-11-23
    • 文件大小：980992
    • 提供者：ladkjgla

  1. 数字逻辑电路设计

  2. 数字电路课程设计的报告，包括部分代码和截图 设计目的 学会应用数字方法设计电路 进一步提高maxplus2软件的应用能力 培养学生实践的综合实力 二、设计方案 用maxplus2软件设计多功能数字钟，采用层次化的设计方法，底层使用VHDL语言设计各模块的功能，然后使用画图方法设计顶层。 设计中包括计时，校时，整点闹铃，闹钟4大模块 计时模块：用VHDL语言设计24进制计时、60进制计分、60进制计秒模块，秒的进位为分的计数脉冲，分的进位为时的计数脉冲，按键MM选择六选一多路选择器动态输出，频率

  3. 所属分类：C/C++

    • 发布日期：2011-11-26
    • 文件大小：436224
    • 提供者：j985674981

  1. 数字钟秒程序

  2. FPGA课设、毕业设计，已调试运行成功！

  3. 所属分类：硬件开发

    • 发布日期：2015-12-28
    • 文件大小：970
    • 提供者：syan_

  1. 用VHDL实现的电子钟

  2. 采用VHDL实现带有8个数码管的数字钟。 8个数码管可以实现小时，分钟，秒的显示，它们之间可以通过小横线分隔。具有4个按键，复位：对电子表清零；设置：使能电子表的设置功能；小时＋：当设置按键有效时，按下该按键小时加一；分钟＋：当设置按键有效时，按下该按键分钟加一。具有整点报时功能（驱动扬声器）。在分钟数计到59时，秒钟数为51秒、53秒、55秒、57秒、59秒时扬声器会发出1秒左右的告警音，并且除59秒为高音外，其他为低音。

  3. 所属分类：硬件开发

    • 发布日期：2017-08-28
    • 文件大小：1048576
    • 提供者：u011198627

  1. 基于VHDL数字电子钟的设计与实现论文

  2. 本课程设计完成了数字电子钟的设计，数字电子钟是一种用数字显示秒、分、时的计时装置，由于数字集成电路技术的发展和采用了先进的石英技术，它使数字钟具有走时准确、性能稳定、携带方便等优点。数字钟已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及办公室等公共场所，给人们的生活带来极大的方便。在这里我们将已学过的比较零散的数字电路的知识有机的、系统的联系起来用于实际，来培养我们的综合分析和设计电路的能力。

  3. 所属分类：专业指导

    • 发布日期：2009-01-07
    • 文件大小：980992
    • 提供者：kazraelk

  1. 基于VHDL数字电子钟设计与实现课程设计

  2. 本课程设计完成了数字电子钟的设计，数字电子钟是一种用数字显示秒、分、时的计时装置，由于数字集成电路技术的发展和采用了先进的石英技术，它使数字钟具有走时准确、性能稳定、携带方便等优点。数字钟已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及办公室等公共场所，给人们的生活带来极大的方便。在这里我们将已学过的比较零散的数字电路的知识有机的、系统的联系起来用于实际，来培养我们的综合分析和设计电路的能力。

  3. 所属分类：专业指导

    • 发布日期：2009-02-14
    • 文件大小：980992
    • 提供者：lala515

  1. vhdl实现的数字时钟

  2. 所有源代码均经过作者自己调试通过。 在quartus 7.2环境下通过，包含仿真文件及7段二极管说明。实现了计时、清零、设置时间等基本功能

  3. 所属分类：嵌入式

    • 发布日期：2009-02-16
    • 文件大小：590848
    • 提供者：alex030013

  1. 我们学校的FPGA的课件

  2. 师资培训FPGA授课提纲 一、 概述（1天） 1． 设计成果展示（引题） 2． FPGA/CPLD开发的优势 3． 三大逻辑厂商主要器件、开发平台 4． 5种硬件描述语言 5． SOPC设计概述 二、 开发步骤（1天） 1． 软件设计 a环境建立设置 b文本设计流程 c原理图设计流程 2． 硬件设计 a利用实验室平台 b自制设备 3．测井信号分离卡开发实例 三、 VHDL语言（10天） 1． 基本结构 2． 实体设计注意点 3． VHDL语言的对象和数据类型 4． VHDL语言中的顺序语句 5

  3. 所属分类：硬件开发

    • 发布日期：2009-04-06
    • 文件大小：13631488
    • 提供者：gazer_yuol

  1. VHDL 数字钟的设计

  2. 实现了时钟、分钟、秒钟分别计数，按键key0控制分钟加一，按键key1控制时钟加一，按键key3控制显示内容，请使用quartusII 11.0或以上版本打开 内附引脚配置图

  3. 所属分类：硬件开发

    • 发布日期：2019-06-25
    • 文件大小：8388608
    • 提供者：qq_40788032

  1. FPGA课程设计任务书-数字电子钟设计 .doc

  2. EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL和C语言在FPGA实验板上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为23时59分59秒、。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数模块、处理器及外设模块，并且使用QuartusII运用VHDL语言对分频和计数两个模块进行硬件电路设计和电路波形仿真，运用sopc技术嵌入内核并创建了系统所需的外部设备FLASH和SRAM软件通过使用NiosII运用C语言进行编程然后下载到硬件电路中,

  3. 所属分类：专业指导

    • 发布日期：2020-05-17
    • 文件大小：1048576
    • 提供者：shaxiaoziii

  1. 数字电子技术课程设计报告.docx

  2. 使用quartus设计基于VHDL语言的简易数字钟，要求数字钟能实现以下功能。 1．秒、分为00～59六十进制计数器。 2．时为00～23二十四进制计数器。 3. 具有设置闹钟功能，在设定时间到达时鸣叫30秒。 4．具有整点报时功能：整点报时电路要求在每个整点时鸣叫10秒。 5．利用设计软件对其进行设计输入，设计仿真，使其具备所要求的功能。 里面报告仿真波形,源代码.

  3. 所属分类：制造

    • 发布日期：2020-06-20
    • 文件大小：1048576
    • 提供者：dotoday
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