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搜索资源列表

  1. 基于CPLD的VHDL语言数字钟（含秒表）设计

  2. 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。

  3. 所属分类：嵌入式

    • 发布日期：2009-06-24
    • 文件大小：187392
    • 提供者：g514429816

  1. vhdl 数字钟的设计

  2. 任务和要求：系统具有显示时、分、秒的功能；系统具有较时功能；系统具有整点报时功能。

  3. 所属分类：专业指导

    • 发布日期：2009-07-01
    • 文件大小：44032
    • 提供者：hbhbq123

  1. EDA交通灯、数字钟设计

  2. 这是用MAX-II软件，VHDL语言编写的交通灯及数字钟程序，同时还附有设计报告。

  3. 所属分类：交通

    • 发布日期：2009-07-02
    • 文件大小：482304
    • 提供者：runmon

  1. 用VHDL语言编写的数字钟

  2. 用VHDL语言编写的数字钟，有整点报时功能。校时功能.还有闹钟工功能。可以定闹钟。适用于FPGA、CPLD。shiEDA实验的必备程序

  3. 所属分类：硬件开发

    • 发布日期：2009-11-14
    • 文件大小：9216
    • 提供者：huzhongtang

  1. 数字钟的设计（含秒表）

  2. 本试验包括一般数字电路的硬件的设计方法，以及VHDL语言的软件设计、仿真；EDA技术常用的原理图等设计方法。

  3. 所属分类：嵌入式

    • 发布日期：2009-11-17
    • 文件大小：474112
    • 提供者：tzd529585047

  1. VHDL多功能数字钟

  2. 原创程序，各个模块和顶层文件都有。功能有 1) 具有时、分、秒计数显示功能，以12小时循环计时，能区分上下午。 2) 具有清零、调节小时、分钟功能。 3) 具有整点报时功能，整点报时的同时LED灯花样显示。 4) 能实现打铃功能：上午6：30，打铃5s，下午10：30，打铃5s。

  3. 所属分类：专业指导

    • 发布日期：2010-03-26
    • 文件大小：9216
    • 提供者：vgezi

  1. 基于FPGA设计多功能数字钟（VHDL程序）

  2. 多功能数字钟VHDL程序 本文所设计的数字钟具有通过reset键对时、 分、 秒调整功能.该设计分为六个部分： 六进制计数器 counter6，十进制计数器 counter10 ，二十四进制计数器 counter24， 时钟模块 bclock， LED扫描显示模块 ledctrl，以及顶层设计。设计使用VHDL 语言， 程序代码如下：

  3. 所属分类：硬件开发

    • 发布日期：2010-04-12
    • 文件大小：37888
    • 提供者：ttt19880110

  1. 基于EDA的数字钟设计

  2. 包含校时、整点报时、闹钟设定等功能。包括原理图，VHDL源程序，整体测试结果，课程设计心得体会

  3. 所属分类：专业指导

    • 发布日期：2010-04-17
    • 文件大小：268288
    • 提供者：linlin0307

  1. 多功能数字钟的设计与制作

  2. 该数字钟具有基本功能和扩展功能两部分。其中，基本功能部分的有准确计时，以数字形式显示时、分、秒的时间和校时功能。扩展功能部分则具有：定时控制、仿广播电台正点报时、自动报整点时数和触摸报正点的功能。数字钟的电路也是由主体电路和扩展电路两部分构成，在电路中，基本功能部分由主体电路实现，而扩展功能部分则由扩展电路实现。这两部分都有一个共同特点就是它们都要用到振荡电路提供的1Hz脉冲信号。在计时出现误差时电路还可以进行校时和校分，为了使电路简单所设计的电路不具备校秒的功能。并且要用数码管显示时、分、秒

  3. 所属分类：专业指导

    • 发布日期：2010-04-18
    • 文件大小：3145728
    • 提供者：vous070

  1. 基于FPGA的数字时钟设计

  2. EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL和C语言在FPGA实验板上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为23时59分59秒、。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数模块、处理器及外设模块，并且使用QuartusII运用VHDL语言对分频和计数两个模块进行硬件电路设计和电路波形仿真，运用sopc技术嵌入内核并创建了系统所需的外部设备FLASH和SRAM软件通过使用NiosII运用C语言进行编程然后下载到硬件电路中

  3. 所属分类：C

    • 发布日期：2010-06-16
    • 文件大小：1048576
    • 提供者：mavellous1986

  1. 多功能数字钟的设计与实现

  2. 设计要求 1.设计一时钟 实现24小时、60分钟、60秒计数器功能。 2.校时 按下校时健，小时位计数器快速递增，按24小时循环。 按下校分健，分钟位计数器快速递增，按60分钟循环。 按下校秒健，秒位清0. 3.报时 当时钟位于59分50秒开始没隔2秒低音报时，到整点时高音报时。

  3. 所属分类：专业指导

    • 发布日期：2011-01-06
    • 文件大小：272384
    • 提供者：Lmxk1989

  1. 多功能数字钟设计

  2. 1.能进行正常的时、分、秒计时功能，分别由6只数码管显示24小时、60分、60秒； 2、按下FPGA上的“清零”键，时、分、秒能从00：00：00开始计时； 3、利用FPGA上的扬声器实现整点报时功能，当计时到59分50秒时开始报时，在59分50秒、52秒、54秒、56秒、58秒时鸣叫，鸣叫的频率为500hz，达到59分60秒时鸣叫频率为1khz

  3. 所属分类：硬件开发

    • 发布日期：2012-10-25
    • 文件大小：1048576
    • 提供者：zhao_y_cn

  1. 数字电路，数字钟的设计

  2. 具有如下功能的闹钟： 1）．设计一个具有‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）计时器。 2）. 具有手动校时、校分的功能。 3）．定时与闹钟功能，能在设定的时间发出闹铃声。 4）．能进行整点报时。要求发出仿中央人民广播电台的整点报时信号，即从59分50秒起，每隔2秒钟发出一次低音“嘟”的信号，连续5次，最后一次要求高音“嘀”的信号，此信号结束即达到整点。

  3. 所属分类：硬件开发

    • 发布日期：2012-12-11
    • 文件大小：181248
    • 提供者：wh__yeah

  1. 24小时数字钟VHDL程序代码

  2. 1、24小时计数显示； 2、具有校时功能（时，分） ； 附加要求： 1、实现闹钟功能（定时，闹响）；

  3. 所属分类：数据库

    • 发布日期：2013-07-02
    • 文件大小：63488
    • 提供者：u011284215

  1. VHDL数字钟设计源码

  2. 采用VHDL语言模块化设计方法，附gdf格式顶层图与COUNT时钟计数主模块接线图。 (一)技术要求： 1.十二进制数字钟，能显示时、分、秒，并可进行时和分的快速校正，秒的清零。 2.有整点报时功能，从59分56秒开始，每秒报时一次，直到00分00秒为整点报时。整点报时的频率与其他几响不同。 3.数码显示部分采用动态扫描显示法，能指示时钟驱动信号频率 LIGHT[0]，要求计数器模块异步清零。 (二)模块划分： COUNT计数器模块（十二进制CDU12、十进制CDU10、六进制CDU6），七段

  3. 所属分类：Web开发

    • 发布日期：2008-09-19
    • 文件大小：7168
    • 提供者：yuwenlaoshi

  1. 数字时钟设计，用的是vhdl语言

  2. 根据以上对于多功能数字钟的功能的描述，可以将整个的电路设计分为以下几个模块： 分频模块：由于实验电路板上所能提供的只有1Khz和6Mhz的信号，而本设计过 程的即时以及跑表模块需要1hz、100hz和4hz的时钟信号。 控制模块：为达到多动能数字钟在计时、校时、显示日历、跑表等不同的模块之间 切换，需要控制模块产生时序要不相冲突的控制信号，保证各个模块的功能有序的执行。 计时模块：在输入的1hz时钟信号，产生显示的AM、PM、时、分、秒信号，由 于要涉及到后面的校时模块，这里采用带有置数的计时

  3. 所属分类：其它

    • 发布日期：2013-09-25
    • 文件大小：207872
    • 提供者：zhou8023chao

  1. VHDL数字时钟课程设计

  2. 本资源包括 数字钟的基本工作原理、数字钟设计的电路原理图、VHDL设计程序

  3. 所属分类：硬件开发

    • 发布日期：2015-05-03
    • 文件大小：72704
    • 提供者：baidu_27788603

  1. eda课设 数字钟

  2. 这是我们课设做的数字钟的文件 有60、24计数器和分频器的VHDL语言设计，仅供同志们参考

  3. 所属分类：专业指导

    • 发布日期：2009-01-07
    • 文件大小：492544
    • 提供者：tiankeke1986

  1. VHDL与数字电路设计

  2. 概述 第一章 VHDL的程序结构和软件操作 第二章 数据类型与数据对象的定义 第三章 并行赋值语句 第四章 顺序赋值语句 第五章 组合逻辑电路的设计 第六章 时序逻辑电路的设计 第七章 子程序、库和程序包 第八章 CPLD和FPGA的结构与工作原理 第九章 数字钟电路的设计

  3. 所属分类：硬件开发

    • 发布日期：2009-04-11
    • 文件大小：3145728
    • 提供者：rxiaolu

  1. 液晶显示多功能数字钟 VHDL程序+说明书

  2. 系统功能： 1.计时，数码管显示的‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）计时器 2.星期，lcd1602显示星期：MON/TUE/WEN/THU/FRI/SAT/SUN 3.校准，具有手动校星期、校时、校分、校秒的功能。 4.秒表，显示1%秒、60秒，60分，能手动开始和停止 5.闹钟，能在设定的时间发出闹铃声。 6.整点报时，即从59分55秒起，每隔1秒钟发出一次低音“嘟”的信号，连续2次，最后一次为高音“嘀”的信号，此信号结束即达到整点，发音的同时伴有led闪烁。 7.

  3. 所属分类：硬件开发

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