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  1. VHDL设计数字钟程序

  2. 这个数字钟有定时，校准，模拟钟摆和报时功能，程序经过实验验证

  3. 所属分类：专业指导

    • 发布日期：2009-05-22
    • 文件大小：908288
    • 提供者：bdhbxh

  1. vhdl数字钟设计与论文

  2. VHDL语音数字钟的设计,共20页,8707字 摘要 VHDL是Very High Speed Integrated Circuit HardwarDescr iptionLanguage的缩写,意思是超高速集成电路硬件描述语言。对于复杂的数字系统的设计,它有独特的作用。

  3. 所属分类：专业指导

    • 发布日期：2009-06-09
    • 文件大小：6291456
    • 提供者：raymond0629

  1. VHDL语言数字钟（含秒表）设计

  2. 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。

  3. 所属分类：嵌入式

    • 发布日期：2009-06-17
    • 文件大小：187392
    • 提供者：engsl3400

  1. 数字钟的VHDL设计

  2. 完整的数字钟设计，基于VHDL语言.数字钟包括秒模块，分模块，小时模块，时钟控制模块，时钟译码模块，调整时间模块，分频模块，2路MUX模块，-触发翻转模块，按键消抖模块。内容齐全

  3. 所属分类：其它

    • 发布日期：2009-10-22
    • 文件大小：11264
    • 提供者：shiyanfei2010

  1. 数字钟 数电课程设计 数字钟 电子钟 源代码 EDA VHDL

  2. 数电课程设计 vhdl语言写的电子钟， 功能： 1 时，分，秒六位数字十进制显示数字钟（小时从00--24） 2 手动校时，校分功能 3 闹钟功能，能在设定的时间发出闹铃声，持续一分钟 4 能进行整点报时，从59分50秒开始，每两秒发出一次铃音

  3. 所属分类：专业指导

    • 发布日期：2009-12-18
    • 文件大小：5120
    • 提供者：ytx0628

  1. eda课程设计\数字钟

  2. eda课程设计 数字钟 基于vhdl语言

  3. 所属分类：专业指导

    • 发布日期：2009-12-25
    • 文件大小：20480
    • 提供者：skywuoo

  1. EDA (VHDL语言)--数字钟

  2. 用VHDL语言设计数字钟，可在quartus环境下编译通过，实现计时，报时与重置功能。

  3. 所属分类：C/C++

    • 发布日期：2010-01-13
    • 文件大小：70656
    • 提供者：longjilb

  1. 基于VHDL的数字钟的设计

  2. 本人的一个课程设计题目，设计数字钟，其中分和时可调，包括去抖动部分

  3. 所属分类：硬件开发

    • 发布日期：2010-07-02
    • 文件大小：179200
    • 提供者：zbdsg

  1. VHDL课程设计数字钟

  2. VHDL语言的课程设计源程序，用天设计数字钏的

  3. 所属分类：专业指导

    • 发布日期：2010-10-13
    • 文件大小：418816
    • 提供者：xiweizhen

  1. vhdl 数字钟 eda

  2. 用vhdl设计数字钟，已经实验通过，纯属于个人爱好而上传

  3. 所属分类：专业指导

    • 发布日期：2010-10-17
    • 文件大小：175104
    • 提供者：pchunl

  1. 基于VHDL的多功能数字钟设计

  2. 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑和时序电路。

  3. 所属分类：专业指导

    • 发布日期：2010-11-29
    • 文件大小：493568
    • 提供者：hxwangyoucao

  1. 基于VHDL的数字钟设计

  2. 基于VHDL的数字钟课程设计报告 目录 摘 要 3 引 言 3 1 数字钟的设计框图 3 2 功能说明 4 3 模块设计部分 4 3.1位选模块 4 3.2控制模块 5 3.4 8 3.5 记小时模块 10 3.6 闹钟,报时模块 11 3.7 动态扫描模块 12 3.8 译码 13 3.8.1 译码模块 13 3.8.2 选通译码 14 4系统仿真 15 4.1 数字钟原理图 15 4.2 数字钟仿真图 16 4.2.2 整点报时 16 4.2.3 暂停状态 17 4.2.4 调闹钟 17

  3. 所属分类：嵌入式

    • 发布日期：2011-01-01
    • 文件大小：214016
    • 提供者：chenwei_7

  1. 数字钟设计1224转化

  2. 课程设计 数字钟设计1224转化 end vhdl 基于FPGA

  3. 所属分类：硬件开发

    • 发布日期：2011-01-10
    • 文件大小：4194304
    • 提供者：mjysyn123

  1. 基于CPLD的VHDL语言数字钟（含秒表）设计

  2. 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。

  3. 所属分类：专业指导

    • 发布日期：2011-07-02
    • 文件大小：184320
    • 提供者：lknlhjl

  1. 基于VHDL的数字钟设计

  2. 基于VHDL的数字钟设计，功能比较全，电路分析好

  3. 所属分类：数据库

    • 发布日期：2011-11-30
    • 文件大小：579584
    • 提供者：a_203271

  1. VHDL设计数字钟源代码

  2. 采用VHDL语言模块化设计方法，附gdf格式顶层图与COUNT时钟计数主模块接线图。 (一)技术要求： 1.十二进制数字钟，能显示时、分、秒，并可进行时和分的快速校正，秒的清零。 2.有整点报时功能，从59分56秒开始，每秒报时一次，直到00分00秒为整点报时。整点报时的频率与其他几响不同。 3.数码显示部分采用动态扫描显示法，能指示时钟驱动信号频率 LIGHT[0]，要求计数器模块异步清零。 (二)模块划分：底层模块：小时控制模块（24进制）、分钟、秒控制模块（60进制）响铃控制模块、时间s

  3. 所属分类：硬件开发

    • 发布日期：2011-12-07
    • 文件大小：53248
    • 提供者：wagebbmm

  1. 基于VHDL的数字钟设计

  2. eda 课程设计数字钟 程序文件 已经编译完全可以实现

  3. 所属分类：数据库

    • 发布日期：2011-12-27
    • 文件大小：545792
    • 提供者：gxdfg

  1. 基于vhdl的数字时钟设计

  2. 本文档基于vhdl设计数字时钟并且带有置数和闹钟功能。

  3. 所属分类：专业指导

    • 发布日期：2013-01-16
    • 文件大小：1048576
    • 提供者：zx6525403

  1. 用VHDL设计数字钟

  2. 用VHDL编写的数字钟程序，包括调时、闹钟等功能、按键简单、程序稳定

  3. 所属分类：其它

    • 发布日期：2014-07-13
    • 文件大小：106496
    • 提供者：wangdeyin18

  1. 使用VHDL实现数字钟.zip

  2. VHDL实现数字钟,使用quartus设计基于VHDL语言的简易数字钟，要求数字钟能实现以下功能。 1．秒、分为00～59六十进制计数器。 2．时为00～23二十四进制计数器。 3. 具有设置闹钟功能，在设定时间到达时鸣叫30秒。 4．具有整点报时功能：整点报时电路要求在每个整点时鸣叫10秒。 5．利用设计软件对其进行设计输入，设计仿真，使其具备所要求的功能。 内容包括,源码,仿真文件,工程文件.可直接导入出结果.

  3. 所属分类：电信

    • 发布日期：2020-06-20
    • 文件大小：3145728
    • 提供者：dotoday
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