注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. VHDL语言简介 硬件描述语言：就是可以描述硬件电路的功能、信号的连接关系及定时关系语言。最常用的HDL是VHDL和VerilogHDL

  2. 一、VHDL的发展史 二、VHDL的基本语法 三、VHDL程序的基本结构 四、VHDL的基本描述语句 五、基本逻辑电路设计 六、VHDL仿真与综合

  3. 所属分类：嵌入式

    • 发布日期：2009-08-20
    • 文件大小：220kb
    • 提供者：sfhgky

  1. verilogHDL 经典教程

  2. 本文从最基本的 概念讲起 将verilog的语言要素和各种语法指令都一一讲到

  3. 所属分类：专业指导

    • 发布日期：2009-08-25
    • 文件大小：3mb
    • 提供者：xingkongtianma

  1. VerilogHDL教程

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 1 5 3.5 编译指令 15 3.5.1 `defi

  3. 所属分类：C++

    • 发布日期：2009-08-30
    • 文件大小：3mb
    • 提供者：icomechang

  1. Verilog HDL入门教程

  2. 资源来源于平时上网的积累，在此分享给大家，只限于用于学习目的！ 介绍HDL设计方法，VerilogHDL建模方式，VerilogHDL基本语法，模块结构等。 使读者熟悉VerilogHDL的基本思想

  3. 所属分类：专业指导

    • 发布日期：2010-02-21
    • 文件大小：434kb
    • 提供者：huanhuanhdu

  1. VerilogHDL硬件描述语言

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `defin

  3. 所属分类：C++

    • 发布日期：2010-04-14
    • 文件大小：4mb
    • 提供者：yangxujunboy

  1. Verilog HDL硬件描述语言

  2. VerilogHDL硬件描述语言是跟VHDL硬件描述语言相差不多的硬件描述语言，本书中介绍了Verilog语言的基本语法，并有一部分程序

  3. 所属分类：专业指导

    • 发布日期：2010-04-21
    • 文件大小：3mb
    • 提供者：zqkty

  1. CPU设计简介CPU 设计 简介

  2. 在前面七章里我们已经学习了VerilogHDL的基本语法、简单组合逻辑和简单时序逻辑模块的编写、Top-Down设计方法、还学习了可综合风格的有限状态机的设计，其中EEPROM读写器的设计实质上是一个较复杂的嵌套的有限状态机的设计，它是根据我们完成的实际工程项目设计为教学目的改写而来的,可以说已是真实的设计。

  3. 所属分类：专业指导

    • 发布日期：2010-05-28
    • 文件大小：544kb
    • 提供者：boytodance

  1. 夏宇闻Verilog教程.pdf

  2. Verilog 教程 第一章 数字信号处理、计算、程序、 算法和硬线逻辑的基本概念 第二章 Verilog HDL设计方法概述 第三章 Verilog HDL的基本语法 第四章 不同抽象级别的Verilog HDL模型 第五章 基本运算逻辑和它们的Verilog HDL模型 第六章 运算和数据流动控制逻辑 第七章 有限状态机和可综合风格的Verilog HDL 第八章 可综合的VerilogHDL设计实例 ---简化的RISC CPU设计简介--- 第九章 虚拟器件和虚拟接口模型 第十章 设计

  3. 所属分类：其它

    • 发布日期：2010-12-25
    • 文件大小：1mb
    • 提供者：fagon

  1. 复杂数字逻辑系统的VerilogHDL设计技术和方法

  2. 本书着重介绍进入20世纪90年代后才开始在美国等先进的工业国家逐步推广的用硬件描述语言（Verilog HDL）建模、仿真和综合的设计方法和技术。本书从算法和计算的基本概念出发，讲述把复杂算法逐步分解成简单的操作步骤，最后由硬线逻辑电路系统来实现该算法的技术和方法。这种硬线逻辑电路系统就是广泛应用于各种现代通信电子设备与计算机系统中的专用集成电路（ASIC）或FPGA。主要内容包括：基本概念、Verilog HDL的基本语法、不同抽象级别的Verilog HDL模型以及有限状态机和可综合风格的

  3. 所属分类：其它

    • 发布日期：2011-01-04
    • 文件大小：7mb
    • 提供者：wmwby

  1. verilogHDL基本 语法

  2. verilog 语法基础，涉及到模块的定义，数据类型等一系列的初学verilog需要掌握的基本知识

  3. 所属分类：嵌入式

    • 发布日期：2011-07-26
    • 文件大小：461kb
    • 提供者：viviantru

  1. veriloghdl教程

  2. 讲述了veriloghdl的基本特性及语法，适合入门学习参考

  3. 所属分类：专业指导

    • 发布日期：2012-12-14
    • 文件大小：900kb
    • 提供者：juju041003118

  1. 夏闻宇Verilog教程

  2. 第一章 数字信号处理计算程序算法和硬线逻辑的基本概念.doc 第七章 有限状态机和可综合风格的Verilog HDL.doc 第三章 Verilog HDL的基本语法.doc 第九章虚拟器件和虚拟接口模型以及它们在大型数字系统设计中的作用.doc 第二章 Verilog HDL设计方法概述.doc 第五章 基本运算逻辑和它们的Verilog HDL模型.doc 第八章 可综合的VerilogHDL设计实例简化的RISC CPU设计简介.doc 第六章 运算和数据流动控制逻辑.doc 第四章 不

  3. 所属分类：其它

    • 发布日期：2014-04-26
    • 文件大小：814kb
    • 提供者：wwdlk

  1. VerilogHDL设计与验证

  2. 《设计与验证》以实例讲解的方式对HDL语言的设计方法进行介绍。全书共分9章，第1章至第3章主要介绍了Verilog HDL语言的基本概念、设计流程、语法及建模方式等内容；第4章至第6章主要讨论如何合理地使用Verilog HDL语言描述高性能的可综合电路；第7章和第8章重点介绍了如何编写测试激励以及Verilog的仿真原理；第9章展望HDL语言的发展趋势。

  3. 所属分类：嵌入式

    • 发布日期：2015-05-26
    • 文件大小：13mb
    • 提供者：tjuefly

  1. 第八章 可综合的VerilogHDL设计实例 --简化的RISC CPU设计简介--

  2. 前言 在前面七章里我们已经学习了VerilogHDL的基本语法、简单组合逻辑和简单时序逻辑模块的编写、 Top-Down设计方法、 还学习了可综合风格的有限状态机的设计， 其中EEPROM读写器的设计实质上是一 个较复杂的嵌套的有限状态机的设计，它是根据我们完成的实际工程项目设计为教学目的改写而来 的,可以说已是真实的设计 在豆丁上下载要10块软妹币！ csdn上也要5分。但，我认为知识是自由的，需要就拿走吧，免费！

  3. 所属分类：其它

    • 发布日期：2017-08-04
    • 文件大小：48byte
    • 提供者：qq_27365043

  1. 夏宇闻著作：从算法设计到硬线逻辑的实现

  2. 学习FPGA和Verilog HDL语言的重要参考资料；内容：第一章数字信号处理、计算、程序、算法和硬线逻辑的基本概念；第二章 Verilog HDL设计方法概述；第三章 Verilog HDL的基本语法；第四章 不同抽象级别的Verilog HDL模型；第五章 基本运算逻辑和它们的Verilog HDL模型；第六章 运算和数据流动控制逻辑；第七章 有限状态机和可综合风格的Verilog HDL；第八章 可综合的VerilogHDL设计实例；第九章　虚拟器件和虚拟接口模型

  3. 所属分类：专业指导

    • 发布日期：2019-04-04
    • 文件大小：3mb
    • 提供者：wjkny

  1. Verilog HDL的基本语法

  2. 常用的信号类型有连线性（wire）、寄存器型（reg）、整形（integer）、实型（real）、时间型（time）等。过程赋值语句是在initial或者always语句块内赋值的，它对reg型、memory型、integer型、time型、real型变量进行赋值，这些变量在下一次过程赋值之前保持原来的值。

  3. 所属分类：其它

    • 发布日期：2020-08-10
    • 文件大小：75kb
    • 提供者：weixin_38750829

  1. EDA/PLD中的Verilog HDL 基本语法--标识符

  2. 4.1 标识符4.1.1 定义标识符( identifier）用于定义模块名、端口名、信号名等。 Verilog HDL 中的标识符( identifier )可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标识符的第一个字符必须是字母或者下划线。另外，标识符是区分大小写的。以下是标识符的几个例子： Count COUNT //与Count 不同。 R56_68 FIVE$ 4.1.2 关键词Verilog HDL 定义了一系列保留字，叫做关键词，附录A 列出了语言中的所有保留

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：34kb
    • 提供者：weixin_38594252

  1. Verilog HDL的多输出门

  2. 多输出门有:buf not　　这些门都只有单个输入，一个或多个输出。这些门的实例语句的基本语法如下:multiple_output_gate_type[instance_name] (Out1, Out2, . . . OutN ,InputA);最后的端口是输入端口，其余的所有端口为输出端口。　　例如:buf B1 （Fan [0]，Fan [1]，Fan [2]，Fan [3]，Clk）;not N1 （PhA，PhB，Ready）;在第一个门实例语句中，Clk是缓冲门的输入。门B1有4个输

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：21kb
    • 提供者：weixin_38632624

  1. EDA/PLD中的Verilog HDL的三态门

  2. 三态门有:bufif0 bufif1 notif0 notif1这些门用于对三态驱动器建模。这些门有一个输出、一个数据输入和一个控制输入。三态门实例语句的基本语法如下：tristate_gate[instance_name] (OutputA, InputB,ControlC);　　第一个端口OutputA是输出端口，第二个端口InputB是数据输入，ControlC是控制输入。根据控制输入，输出可被驱动到高阻状态，即值z。对于bufif0，若通过控制输入为1，则输出为z；否则数据被传输至输出端

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：25kb
    • 提供者：weixin_38731226

  1. EDA/PLD中的Verilog HDL数据流描述方式

  2. 用数据流描述方式对一个设计建模的最基本的机制就是使用连续赋值语句。在连续赋值语句中，某个值被指派给线网变量。 连续赋值语句的语法为:assign [delay] LHS_net = RHS_ expression;右边表达式使用的操作数无论何时发生变化, 右边表达式都重新计算, 并且在指定的时延后变化值被赋予左边表达式的线网变量。时延定义了右边表达式操作数变化与赋值给左边表达式之间的持续时间。如果没有定义时延值, 缺省时延为0。下面的例子显示了使用数据流描述方式对2-4解码器电路的建模的实例模型

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：42kb
    • 提供者：weixin_38632488
« 12 »