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  1. Verilog HDL实例教程代码

  2. Verilog HDL实例教程代码,包括加法器设计，乘法器设计， 除法器设计，异步FIFO设计，伪随机序列应用设计， RS(204,188)译码器的设计等

  3. 所属分类：专业指导

    • 发布日期：2009-06-19
    • 文件大小：28kb
    • 提供者：gddengyl

  1. verilog 除法器

  2. verilog 除法器。已经调试。写的不错

  3. 所属分类：其它

    • 发布日期：2009-08-25
    • 文件大小：1kb
    • 提供者：wushihai88

  1. verilog实例程序代码

  2. verilog实例程序代码 第15章 常用加法器设计 第16章 常用乘法器设计 第17章 伽罗华域GF（q）乘法器设计 第18章 除法器设计 第19章 积分梳状滤波器(CIC)设计 第20章 CORDIC数字计算机的设计

  3. 所属分类：专业指导

    • 发布日期：2009-09-19
    • 文件大小：4mb
    • 提供者：palmcenter

  1. verilog 除法器

  2. verilog 除法器。已经调试。写的不错 ，很有用哦

  3. 所属分类：其它

    • 发布日期：2009-10-27
    • 文件大小：1kb
    • 提供者：aichijingyu

  1. 4位定点除法器EDA+verilog+HDL+源代码.rar

  2. 4位定点除法器EDA+verilog+HDL+源代码.rar

  3. 所属分类：专业指导

    • 发布日期：2009-11-11
    • 文件大小：203kb
    • 提供者：lizhigang_ok

  1. VERILOG 小键盘

  2. 电脑键盘的小键盘 主要有 0到9 及加、减、乘、除 NUMLOCK del ENTER 组成,对大家有用

  3. 所属分类：专业指导

    • 发布日期：2010-04-23
    • 文件大小：2kb
    • 提供者：du19851106

  1. fpga的verilog实现的硬件除法器

  2. 这是一个被除数和除数参数化可调的verilog些的除法器

  3. 所属分类：硬件开发

    • 发布日期：2010-04-25
    • 文件大小：4kb
    • 提供者：KOUTENGQIANG

  1. 数字竞赛抢答器的设计 Verilog

  2. 1、设计一个可容纳4组参赛的数字式抢答器，每组设一个按钮，供抢答使用。 2、抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。 3、设置一个主持人“复位”按钮。 4、主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有LED指示灯和数码管显示成功抢答组并保持5秒钟，扬声器发出3秒的音响。 5、设置一个计分电路，每组开始预置10分，由主持人记分，答对一次加1分，答错一次减1分. 打开qdq.xise,qdq_all.v是总文件，qdqpd，js1，jf分别是抢答判断，计时3

  3. 所属分类：Javascript

    • 发布日期：2010-07-17
    • 文件大小：1mb
    • 提供者：ab0021050

  1. 基于Verilog hdl的FPGA设计与工程应用_源代码

  2. “第2章示例”目录： 例2-1.v————————书中例2-1的Verilog源代码； 例2-2.v————————书中例2-2的Verilog源代码； 例2-3.v————————书中例2-3的Verilog源代码； 例2-4.v————————书中例2-4的Verilog源代码； 例2-5.v————————书中例2-5的Verilog源代码； “function”示例.v——书中关键字“function”示例的Verilog源代码； “task”示例.v————书中关键字“task”示例

  3. 所属分类：iOS

    • 发布日期：2010-09-03
    • 文件大小：9mb
    • 提供者：mixwill3

  1. 32bit ALU verilog code

  2. 根据ALUop的不同，可以实现加、减、或、乘、除、取模运算，你也可以在此基础上增加其他运算。

  3. 所属分类：专业指导

    • 发布日期：2010-12-02
    • 文件大小：19kb
    • 提供者：lisajelly

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

    • 发布日期：2011-11-12
    • 文件大小：290kb
    • 提供者：noodles5320

  1. Verilog_HDL的故事_之_整数除法器

  2. 这是对基于verilog的除法器的一些心得体会，用比较人性化的语言来讲述除法器的verilog实现

  3. 所属分类：专业指导

    • 发布日期：2012-06-06
    • 文件大小：1mb
    • 提供者：jalder

  1. 16位除法器

  2. 16位除法器设计，已经通过验证，能直接使用希望对大家有用。

  3. 所属分类：硬件开发

    • 发布日期：2012-11-24
    • 文件大小：1kb
    • 提供者：tanye22

  1. 基于virelog硬件除法器设计

  2. verilog 的16bit除以8bit除法器

  3. 所属分类：专业指导

    • 发布日期：2009-03-31
    • 文件大小：1kb
    • 提供者：majinzhu123

  1. 流水线有符号除法器的FPGA实现

  2. 流水线有符号除法器FPGA实现，可直接仿真，内附除法器原理及激励文件

  3. 所属分类：硬件开发

    • 发布日期：2018-08-02
    • 文件大小：6mb
    • 提供者：chiyiwei7384

  1. 32位verilog 除法器

  2. Verilog hdl 语言编写的32位除法器，使用状态机，实现有符号和无符号

  3. 所属分类：其它

    • 发布日期：2018-01-18
    • 文件大小：3kb
    • 提供者：zyfzjuer

  1. verilog 两种方法实现 除法器

  2. 基于verilog的两种方法（算法），实现的除法器，可在modelsim和总和软件中总和验证

  3. 所属分类：硬件开发

    • 发布日期：2018-09-25
    • 文件大小：173kb
    • 提供者：flzili

  1. verilog用减法实现可综合除法器

  2. 用verilog实现除法器，减少对timing的影响，用减法实现。适合初学者。

  3. 所属分类：硬件开发

    • 发布日期：2018-10-04
    • 文件大小：417kb
    • 提供者：jinbooo

  1. 32位除法器设计Verilog代码.zip

  2. 32位除法器设计Verilog代码.zip

  3. 所属分类：硬件开发

    • 发布日期：2019-08-24
    • 文件大小：724byte
    • 提供者：drjiachen

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

    • 发布日期：2020-07-17
    • 文件大小：176kb
    • 提供者：chunyu2008
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