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搜索资源列表

  1. Fre_div_odd.v

  2. 使用verlog设计的一个奇数分频器，不懂的可私信我

  3. 所属分类：硬件开发

    • 发布日期：2019-10-18
    • 文件大小：1024
    • 提供者：zhangliming1

  1. Fre_div_even.v

  2. 使用verlog语言设计的偶数分频器，供初学参考使用

  3. 所属分类：硬件开发

    • 发布日期：2019-10-18
    • 文件大小：526
    • 提供者：zhangliming1

  1. [资料] 大量工程用FPGA的Verilog HDL源代码，分门别类

  2. 大量工程用FPGA的Verilog HDL源代码，种类齐全，文件分类清晰。 fpga , verlog HDL , 大量代码

  3. 所属分类：硬件开发

    • 发布日期：2019-09-01
    • 文件大小：3145728
    • 提供者：drjiachen

  1. transform.zip

  2. 利用quartus软件来写verlog文件，此程序是利用状态机来控制交通灯的运行，已锁引脚，已在线下实验成功，大家可以借鉴一下。

  3. 所属分类：交通

    • 发布日期：2020-06-09
    • 文件大小：1048576
    • 提供者：weixin_43296963

  1. M60 verlog.zip

  2. M60计数器,verilog,数码管从零开始，每到一个周期的上升沿加一显示，到7清0，循环往复。 。

  3. 所属分类：互联网

    • 发布日期：2020-06-08
    • 文件大小：125952
    • 提供者：weixin_43296963

  1. 基于Verilog HDL的SPWM全数字算法的FPGA实现

  2. 本文结合SPWM算法及FPGA的特点，以Actel FPGA作为控制核心，用Verilog HDL语言实现了可编程死区延时的三相六路SPWM全数字波形，并在Fushion StartKit开发板上实现了各功能模块，通过逻辑分析仪和数字存储示波器上验证了SPWM波形及死区时间，为该技术进一步应用和推广提供了一个平台。

  3. 所属分类：其它

    • 发布日期：2020-08-01
    • 文件大小：98304
    • 提供者：weixin_38506835

  1. 用FPGA实现WCDMA下行扰码

  2. 在WCDMA中,加扰就是用一个伪随机码序列对扩频码进行相乘,对信号进行加密。上行链路物理信道加扰的作用是区分用户,下行链路加扰可以区分小区和信道。WCDMA采用Gold码作为扩频序列的扰码。本文介绍下行扰码的生成过程和如何用FPGA的实现。采用Verlog硬件描述语言进行功能描述,在写信号的作用下,予付扰码初值,在时钟信号的作用下,产生下行扰码的I,Q序列。

  3. 所属分类：其它

    • 发布日期：2020-08-25
    • 文件大小：194560
    • 提供者：weixin_38605604

  1. 用FPGA实现WCDMA下行扰码

  2. 本文介绍下行扰码的生成过程和如何用FPGA的实现。采用Verlog硬件描述语言进行功能描述，在写信号的作用下，予付扰码初值，在时钟信号的作用下，产生下行扰码的I，Q序列。

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：187392
    • 提供者：weixin_38663029
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