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  1. Matlab的卷积码译码器的设计与仿真

  2. 卷积码译码器的论文，对毕业设计很有用，可以仿真的。

  3. 所属分类：嵌入式

    • 发布日期：2009-06-03
    • 文件大小：1048576
    • 提供者：liuqq20082009

  1. （2，1，7）卷积码

  2. 其中包括卷积码的编码器与译码器的设计方案，对学习卷积友有帮助。

  3. 所属分类：专业指导

    • 发布日期：2009-12-30
    • 文件大小：329728
    • 提供者：cgh4152161

  1. 卷积码编译码器的VHDL 设计

  2. 由于卷积码具有较好的纠错性能，因而在通信系统中被广泛使用。采用硬件描述语言 VerilogHDL 或VHDL 和FPGA（Field Programmable Gate Array——现场可编程门阵列）进 行数字通信系统设计，可在集成度、可靠性和灵活性等方面达到比较满意的效果[1,2]。 文献[3] 以生成矩阵G=[101，111]的(2，1，3)卷积码为例，介绍了卷积码编码器的原理 和VerilogHDL 语言的描述方式；文献[4] 采用VerilogHDL 语言，对(2，1，7)卷积码的V

  3. 所属分类：IT管理

    • 发布日期：2011-06-09
    • 文件大小：226304
    • 提供者：xiaohangjiayou

  1. 基于FPGA的卷积编译码器的设计与实现

  2. 基于FPGA的卷积编译码器的设计与实现，实验原理，编译码器结构，仿真

  3. 所属分类：专业指导

    • 发布日期：2011-12-04
    • 文件大小：205824
    • 提供者：g1119x

  1. Matlab的卷积码译码器的设计与仿真

  2. 本设计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通过Matlab软件进行设计与仿真，并进行误码率分析。在课程设计中，系统开发平台为Windows Vista Ultimate，程序设计与仿真均采用Matlab R2007a(7.4)，最后仿真详单与理论分析一致

  3. 所属分类：硬件开发

    • 发布日期：2011-12-09
    • 文件大小：1028096
    • 提供者：qhf1234

  1. 卷积码编译码器的研究与实现

  2. 卷积码编译码器的研究与实现

  3. 所属分类：专业指导

    • 发布日期：2012-04-06
    • 文件大小：110592
    • 提供者：wriyjs

  1. Matlab的卷积码译码器的设计与仿真

  2. matlab卷积码分析和仿真程序，这里有详细的代码和注释，希望能够对你有所帮助

  3. 所属分类：其它

  1. 卷积码译码器设计.pdf

  2. 关于卷积码译码器设计的文档,含有verilog HDL 代码.

  3. 所属分类：Android

    • 发布日期：2013-03-06
    • 文件大小：199680
    • 提供者：pfeng005

  1. 卷积码的基本结构和基本原理

  2. 在一个二进制分组码（n,k）当中，包含k个信息位，码组长度为n，每个码组的（n-k）个校验位仅与本码组的k个信息位有关，而与其它码组无关。为了达到一定的纠错能力和编码效率（＝k/n），分组码的码组长度n通常都比较大。编译码时必须把整个信息码组存储起来，由此产生的延时随着n的增加而线性增加。 为了减少这个延迟，人们提出了各种解决方案，其中卷积码就是一种较好的信道编码方式。这种编码方式同样是把k个信息比特编成n个比特，但k和n通常很小，特别适宜于以串行形式传输信息，减小了编码延时。 与分组码不同，

  3. 所属分类：专业指导

    • 发布日期：2008-08-28
    • 文件大小：440320
    • 提供者：panshaoqiang

  1. LTE中卷积码的译码器设计与FPGA实现

  2. 基于长期演进( I TE) 的 Ta i l — b i t i n g卷积 码 ， 介 绍 了维特 比译码 算 法， 它是一 种 最优 的卷 积码 译码 算 法。 由于 Ta i l — b i t i n g卷积码 的循环特性 ， 采 用固定延迟译码 的方法 ， 降低 了译码 复杂度。通过使用全并行 的结构及 简单的 回溯存储 方 法， 设计了一个具有高速和低复杂度的固定延迟译码器。在 F P GA上实现并验证， 验证结果表明译码器的性能满足了 I TE 系统 的要 求

  3. 所属分类：硬件开发

    • 发布日期：2013-05-12
    • 文件大小：371712
    • 提供者：u010671359

  1. Matlab的卷积码译码器的设计与仿真.doc

  2. Matlab的卷积码译码器的设计与仿真

  3. 所属分类：其它

    • 发布日期：2013-05-13
    • 文件大小：1028096
    • 提供者：u010600566

  1. Matlab卷积码译码器仿真

  2. 主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通过Matlab软件进行设计与仿真，并进行误码率分析。

  3. 所属分类：其它

    • 发布日期：2014-09-15
    • 文件大小：1028096
    • 提供者：lingzhousan123

  1. 基于Matlab的卷积码译码器的设计与仿真

  2. 本文计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通过Matlab软件进行设计与仿真，并进行误码率分析。在课程设计中，系统开发平台为Windows Vista Ultimate，程序设计与仿真均采用Matlab R2007a(7.4)，最后仿真详单与理论分析一致。 包含源程序

  3. 所属分类：嵌入式

  1. 基于FPGA的卷积码译码器的方案

  2. 本文基于FPGA技术设计了一种（2，1，8）卷积码的硬判决维特比译码器。该译码器以FPGA片内的寄存器作为路径度量和幸存路径的存储单元，经分析得出了路径度量单元的最小位宽，有效降低了对芯片资源的消耗。采用截短译码算法，降低了硬件的复杂度。采取了一种巧妙的方法实现了译码器的启动过程单元。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：74752
    • 提供者：weixin_38560502

  1. 通信与网络中的基于FPGA的卷积码译码器的方案

  2. 卷积码是深度空间通信系统和无线通信系统中常用的一种差错控制编码。它克服了分组码由于以码块为单位编译码而使分组间的相关信息丢失的缺点。（2，1，8）卷积码在2G、3G通信系统中得到了广泛的运用。CDMA/IS-95系统的前向信道[3]、CDMA20001x的前反向链路都使用了生成多项式为（561，753）码率为1/2的（2，1，8）卷积码。针对目前卷积码译码器占用资源较多，最高工作频率较低的缺点，本文设计了一种新的基于FPGA的（2，1，8）卷积码译码器。该译码器工作频率高，输出时延小，占用资源少

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：123904
    • 提供者：weixin_38624519

  1. EDA/PLD中的一种高效咬尾卷积码译码器的设计与仿真

  2. 摘要：介绍了咬尾卷积码的最优和次最优译码算法的实现细节。给出了采用新的蝶形图计算方法和环形内存来节省硬件资源的实现方法，最后给出了次最优算法在FPGA上的实现结果。 　　0 引言 　　自1955年Elias发明卷积码以来，卷积码作为一种高效的信道编码已被用在许多现代通信系统中。卷积码分为零比特卷积码(Zero Tail CC，简称ZTCC)和咬尾卷积码(Tail Biting CC，简称TBCC)两种。ZTCC是指在编码的时候，码字后面要另外加上K(K为约束长度)个0将编码寄存器的最后状态打

  3. 所属分类：其它

    • 发布日期：2020-11-05
    • 文件大小：257024
    • 提供者：weixin_38619967

  1. EDA/PLD中的基于FPGA的卷积编译码器的设计与实现

  2. 摘要：为了解决传统的维特比译码器结构复杂、译码速度慢、消耗资源大的问题，提出一种新型的适用于FPGA特点，路径存储与译码输出并行工作，同步存储路径矢量和状态矢量的译码器设计方案。该设计方案通过在ISE9.2i中仿真验证，译码结果正确，得到编码前的原始码元，速度显着提高，译码器复杂程度明显降低。并在实际的软件无线电通信系统中信道编解码部分得到应用，性能优良。 　　卷积码是Elias在1955年最早提出的，稍后，Wozencraft在1957年提出了一种有效译码方法，即序列译码。Massey在19

  3. 所属分类：其它

    • 发布日期：2020-11-04
    • 文件大小：215040
    • 提供者：weixin_38742124

  1. 基于FPGA的卷积编译码器的设计与实现

  2. 基于FPGA的卷积编译码器的设计与实现[卷积码是Elias在1955年最早提出的，稍后，Wozencraft在1957年提出了一种有效译码方法，即序列译码。Massey在1963年提出了一种性能稍差，但比较实用的门限译码方法，由于这一实用性进展使卷积码从理论走向实用。而后Viterbi在1967年提出了最大似然译码法，该方法对存储器级数较]

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：209920
    • 提供者：weixin_38665944

  1. 基于FPGA的卷积编译码器的设计与实现

  2. 摘要：为了解决传统的维特比译码器结构复杂、译码速度慢、消耗资源大的问题，提出一种新型的适用于FPGA特点，路径存储与译码输出并行工作，同步存储路径矢量和状态矢量的译码器设计方案。该设计方案通过在ISE9.2i中仿真验证，译码结果正确，得到编码前的原始码元，速度显着提高，译码器复杂程度明显降低。并在实际的软件无线电通信系统中信道编解码部分得到应用，性能优良。 　　卷积码是Elias在1955年早提出的，稍后，Wozencraft在1957年提出了一种有效译码方法，即序列译码。Massey在196

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：274432
    • 提供者：weixin_38665814

  1. 一种高效咬尾卷积码译码器的设计与仿真

  2. 摘要：介绍了咬尾卷积码的和次译码算法的实现细节。给出了采用新的蝶形图计算方法和环形内存来节省硬件资源的实现方法，给出了次算法在FPGA上的实现结果。 　　0 引言 　　自1955年Elias发明卷积码以来，卷积码作为一种高效的信道编码已被用在许多现代通信系统中。卷积码分为零比特卷积码(Zero Tail CC，简称ZTCC)和咬尾卷积码(Tail Biting CC，简称TBCC)两种。ZTCC是指在编码的时候，码字后面要另外加上K(K为约束长度)个0将编码寄存器的状态打出，而TBCC则是直

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：366592
    • 提供者：weixin_38611388
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