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[硬件开发] 可综合设计和VERILOG简介.pdf
说明:第一次听到“可综合”这个词语的时候,非常困惑,因为我把它自动切换到“可编译”来理解,这样就衍生出一个“不可编译”,这不是一个低级错误吗,还需要讨论吗? 右图展示了数字前端的开发流程,可综合的信息密码有: 意义:综合工具能够编译、优化、生成电路的RTL代码 输入:已通过逻辑验证的RTL代码 标准:可综合风格的语法是Verilog 2005标准的子集,目 前尚未形成标准 差异:几大主流厂商的综合工具存在差异,目前主流综合 工具是Synopsys的Design Com<riverside32> 上传 | 大小:283kb