说明: 基于fpga与ad之间的高速采样, LCD_EN : out std_logic; --液晶时钟信号 ad_in:in std_logic_vector(7 downto 0); LCD_Data : out std_logic_vector(7 downto 0)); --液晶数据信号 end LCD1602; architecture Behavioral of LCD1602 is type state is (set_dlnf,set_cursor,set_dcb,set_cgram,
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