注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. FPGA设计中时钟时序相关问题

  2. 系统设计中时钟、时序相关问题 1，跟时钟相关的参数概念与分析 2，时钟树 3，PLL与DLL 4，基于Latch进行设计与Time Borrow 5，ASIC设计中的时钟使用的基本原则 6，门控时钟设计的相关技术 7，改善系统时钟性能以及提高性能速度的几种方法

  3. 所属分类：硬件开发

    • 发布日期：2009-09-25
    • 文件大小：1048576
    • 提供者：julianrao

  1. FPGA设计中的基本问题

  2. FPGA设计中的基本问题:FPGA/CPLD数字电路设计经验分享

  3. 所属分类：硬件开发

    • 发布日期：2009-12-26
    • 文件大小：1048576
    • 提供者：ycl1234567890

  1. 内置于FPGA芯片中的延迟锁相坏

  2. 本文采用了一种全数字的电路结构设计了内置于FPGA芯片中的延迟锁相坏 结构。主要创新点包括:将传统DLL中的用模拟方式实现的环路滤波器和压控延 迟线改进为数字方式，避免了模拟电路缺乏稳态，对噪声敏感，抗干扰性能较差， 设计和制造过程中的复杂性高、可重用性差的问题，并针对现有的全数字电路结 构面积过大的，频率合成功能不够的问题对开环与闭环两种基本的DLL分别提出 了改进的方案。针对开环DLL占用面积过大的缺陷，设计了三层次的结构;而针 对闭环DLL频率覆盖范围不够广，面积较大的缺陷，设计了带隙基

  3. 所属分类：硬件开发

    • 发布日期：2010-09-20
    • 文件大小：5242880
    • 提供者：mydream729620

  1. MALTAB及其在FPGA中的应用

  2. 本书紧密结合作者在MATLAB和FPGA应用领域中的实际经验，讲述了MATLAB的基本使用方法及其在FPGA设计中的应用。书中略去对MATLAB和FPGA的一般性介绍，以大量设计实例为切入点，将MATLAB强大的数值计算和算法仿真功能与当今电子设计领域快速发展的FPGA设计技术相结合，重点讲述了FPGA设计中的MATLAB联合仿真问题，最后以三个大型设计实例结束全书的讨论。

  3. 所属分类：其它

    • 发布日期：2011-09-23
    • 文件大小：15728640
    • 提供者：rjiky

  1. FPGA学习总结

  2. FPGA学习总结 vhdl程序中的基本问题总结 FPGA设计学习经验 项目经验小结

  3. 所属分类：嵌入式

    • 发布日期：2012-09-18
    • 文件大小：307200
    • 提供者：baiseliaoya

  1. FPGA学习总结[经典推荐]

  2. 第一部分 vhdl程序中的基本问题总结 1. 关于端口 VHDL共定义了5种类型的端口，分别是In, Out,Inout, Buffer及Linkage，实际设计时只会用到前四种。In和Out 端口的使用相对简单。这里，我们主要讲述关于buffer和inout使用时的注意事项。 inout和buffer区别 INOUT为输入输出双向端口，即从端口内部看，可以对端口进行赋值，即输出数据。也可以从 ..............

  3. 所属分类：硬件开发

    • 发布日期：2013-04-14
    • 文件大小：287744
    • 提供者：wanggeng121200

  1. FPGA入门教程.pdf

  2. 1、数字电路设计入门 2、FPGA简介 3、FPGA开发流程 4、RTL设计 5、Quartus II 设计实例 6、ModelSim和Testbench112时序逻辑电路 时序逻辑电路由时钟的上升沿或下降沿驱动工作,其实真正被时钟沿驱动的是电路中的 触发器( Register),也称为寄存器。触发器的工作原理和参数如下图 Register的原理和参数 T DQ Clk Clk old tsu:建立时间,在时钟有效沿到来之前触发器数据输入应保持稳定的时间,如果建立时 间不够,数据将不能在这个时钟

  3. 所属分类：硬件开发

    • 发布日期：2019-07-28
    • 文件大小：6291456
    • 提供者：smart_devil

  1. 元器件应用中的实用数字示波器的微处理器硬件设计方案

  2. 随着通信技术的迅猛发展，电信号越来越复杂化和瞬态化，开发人员对测量领域必不可少的工具——数字示波器的性能提出了越来越高的要求。最大限度提高实时采样率和波形捕获能力成为了国内外众多数字示波器生产厂商研究的重点，实时采样率和波形捕获率的提高又必然带来大量高速波形数据的传输、保存和处理的问题。因此，作为数字示波器数据处理和系统控制的中枢，微处理器性能至关重要。本文选用TI公司的双核 DSP OMAP-L138作为本设计的微处理器，并实现了一种数字示波器微处理器硬件设计。 　　数字示波器的基本架

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：192512
    • 提供者：weixin_38744694

  1. 多相滤波技术在数字相干检波中的应用及FPGA实现

  2. 文中讨论了直接中频采样下，利用多相滤波的方法实现数字检波的基本原理及实现方法，并给出FPGA实现的工程样例。计算机仿真表明，利用带通采样定理及多相滤波方式对带限信号直接中频采样能够准确可靠地将一定带宽范围内的基带信息提取出来，而且相对传统的模拟相干检波能够获得较高的镜频抑制比，利用FPGA单片资源便可实现单通道甚至多通道的数字相干检波的功能，简化了系统设计，而且在技术指标上又可有效地克服正交通道不一致的问题，具有较高的工程应用价值。

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：571392
    • 提供者：weixin_38613173

  1. FPGA设计中的时序问题的探讨

  2. 耗费数月精力做出的设计却无法满足时序要求，这确实非常令人伤心。然而，试图正确地对设计进行约束以保证满足时序要求的过程几乎同样令人费神。找到并确定时序约束本身通常也是非常令人头痛的问题。 　　时序问题的恼人之处在于没有哪种方法能够解决所有类型的问题。由于客户对于和现场应用工程师共享源代码通常非常敏感，因此我们通常都是通过将工具的潜力发挥到极致来帮助客户解决其时序问题。当然好消息就是通过这种方法以及优化RTL代码，可以解决大多数时序问题。 　　但在深入探讨之前，我们首先需要对时序问题进行一点基本分析

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：261120
    • 提供者：weixin_38660918

  1. EDA/PLD中的基于FPGA设计跨时钟域的同步策略

  2. 1 引言 　　基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结出了几种同步策略来解决跨时钟域问题。 　　2 异步设计中的亚稳态 　　触发器是FPGA设计中最常用的基本器件。触发器工作过程中存在数据的建立（setup）和保持（hold）时间。对于使用上升沿触

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：175104
    • 提供者：weixin_38656364

  1. 消费电子中的基于FPGA的数字日历设计

  2. 基于FPGA 设计数字日历可以实现以软件方式设计硬件的目的，无需购买专用数字芯片，从而克服了传统利用多片数字集成电路设计数字日历存在焊接麻烦、调试繁琐、成本较高等问题。而且，基于FPGA 的数字日历与传统系统相比，在设计灵活、开发速度、降低成本、计时精度、功能实现上都得到大幅度提升，能够更好地满足人们日常生活的需要。 　　本文介绍如何利用VHDL 硬件描述语言设计一个具有年、月、日、星期、时、分、秒计时显示功能，时间调整功能和整点报时功能的数字日历。在Quartus Ⅱ开发环境下，采用自顶向下

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：331776
    • 提供者：weixin_38688403

  1. EDA/PLD中的基于FPGA和LCOS技术的3D视频前端处理与显示系统设计

  2. 目前，3D显示已逐渐融入到人们的生活当中，因其能再现真实的三维场景，受到了人们的广泛热爱，红蓝3D图像获取的基本原理如图1所示。摄像头采集同一场景的两路视频图像信号，对其中一路信号只提取图像信号的红色分量；另一路提取图像信号的蓝、绿色合成的青色分量。将两路信号采用同步色差合成算法合成红蓝3D视频图像。目前国内3D电视产业面临的主要问题在于：（1）3D电视芯片的缺少而导致3D片源的短缺；（2）视频处理的复杂度较高；（3）显示与观看效果不佳。为此本文对传统的视频处理过程中色度分量的提取、亮度的增强、

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：421888
    • 提供者：weixin_38638004

  1. 模拟技术中的可编程模拟IC将FPGA多功能性等优势带入混合信号世界

  2. 对于工程师而言，设计、评估和调试带有模拟输入/输出(I/O)接口的混合信号电路始终面临巨大挑战。真实世界与模拟信号链路的微妙之处以及恶劣的工作环境，往往使得看起来简单直接的设计目标成为难以逾越、耗时费力的项目。最终设计需要谨慎权衡模拟与混合信号IC的整合，包括运算放大器、A/D和D/A转换器、比较器、高压驱动器、模拟开关，将这些IC硬件连接在一起，构建成模拟通道。　　数字领域专业背景的工程师，不熟悉模拟设计，而模拟设计中的元件选择、物理布局以及成本等问题直接影响基本电路的性能和产品上市时间，使得

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：120832
    • 提供者：weixin_38538021

  1. 单片机与DSP中的一种数字示波器的微处理器硬件设计

  2. 引言 　　随着通信技术的迅猛发展，电信号越来越复杂化和瞬态化，开发人员对测量领域必不可少的工具——数字示波器的性能提出了越来越高的要求。最大限度提高实时采样率和波形捕获能力成为了国内外众多数字示波器生产厂商研究的重点，实时采样率和波形捕获率的提高又必然带来大量高速波形数据的传输、保存和处理的问题。因此，作为数字示波器数据处理和系统控制的中枢，微处理器性能至关重要。本文选用TI公司的双核DSP OMAP-L138作为本设计的微处理器，并实现了一种数字示波器微处理器硬件设计。 　　数字示波器的基

  3. 所属分类：其它

    • 发布日期：2020-11-05
    • 文件大小：202752
    • 提供者：weixin_38637272

  1. EDA/PLD中的基于FPGA平均值原理相位差计的设计

  2. 相位差的测量在研究网络特性中具有重要作用，如何快速、精确地测量相位差已成为生产科研中的重要课题。测量相位差的方法很多，有集成电路设计的，也有采用数字信号处理(DSP)实现的，现在普遍采用电子计数式的方法。但传统的瞬时相位差计，需要用锁相环电路锁相跟踪被测信号，廉价的低端FPGA芯片无法完成，同时被测信号的频率范围也限制在低频内，为了解决上述问题，提出平均值相位差计的原理，并采用VHDL语言编程，FPGA芯片实现，巧妙地简化了锁相跟踪电路，扩展了被测信号的频率范围，提高相位差计的性能参数，也大大降

  3. 所属分类：其它

    • 发布日期：2020-11-12
    • 文件大小：360448
    • 提供者：weixin_38738506

  1. EDA/PLD中的FPGA异步FIFO设计中的问题与解决办法

  2. 随着数字电子系统设计规模的扩大，一些实际应用系统中往往含有多个时钟，数据不可避免地要在不同的时钟域之间传递。如何在异步时钟之间传输数据，是数据传输中一个至关重要的问题，而采用FIFO正是解决这一问题的有效方法。异步FIFO是一种在电子系统中得到广泛应用的器件，多数情况下它都是以一个独立芯片的方式在系统中应用。本文介绍一种充分利用FPGA内部的RAM资源，在FPGA内部实现异步FIFO模块的设计方法。这种异步FIFO比外部FIFO 芯片更能提高系统的稳定性。 　　1 FIFO的基本结构和工作原理

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：254976
    • 提供者：weixin_38636983

  1. FPGA学习及设计中的注意事项

  2. 1.基础问题　　FPGA的基础就是数字电路和HDL语言，想学好FPGA的人，建议床头都有一本数字电路的书，不管是哪个版本的，这个是基础，多了解也有助于形成硬件设计的思想。  在语言方面，建议初学者学习Verilog语言，VHDL语言语法规范严格，调试起来很慢，Verilog语言容易上手，而且，一般大型企业都是用Verilog语言。　　2.EDA工具问题　　熟悉几个常用的就可以的，开发环境QuartusII ，或ISE  就可以了，这两个基本是相通的，会了哪一个，另外的那个也就很Easy了。功能仿

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：61440
    • 提供者：weixin_38653687

  1. FPGA异步FIFO设计中的问题与解决办法

  2. 随着数字电子系统设计规模的扩大，一些实际应用系统中往往含有多个时钟，数据不可避免地要在不同的时钟域之间传递。如何在异步时钟之间传输数据，是数据传输中一个至关重要的问题，而采用FIFO正是解决这一问题的有效方法。异步FIFO是一种在电子系统中得到广泛应用的器件，多数情况下它都是以一个独立芯片的方式在系统中应用。本文介绍一种充分利用FPGA内部的RAM资源，在FPGA内部实现异步FIFO模块的设计方法。这种异步FIFO比外部FIFO 芯片更能提高系统的稳定性。 　　1 FIFO的基本结构和工作原理

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：244736
    • 提供者：weixin_38634065

  1. 基于FPGA设计跨时钟域的同步策略

  2. 1 引言 　　基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结出了几种同步策略来解决跨时钟域问题。 　　2 异步设计中的亚稳态 　　触发器是FPGA设计中常用的基本器件。触发器工作过程中存在数据的建立（setup）和保持（hold）时间。对于使用上升沿触发

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：168960
    • 提供者：weixin_38508821
« 12 3 4 5 6 »