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搜索资源列表

  1. Verilog HDL程序设计与实践--云创工作室编著

  2. 有点大，分为两部分（上和下），还有一个超星阅读器 第1章　EDA设计与Verilog　HDL语言概述 　　1.1　EDA设计概述 　　1.1.1　EDA技术简介 　　1.1.2　EDA与传统电子系统设计方法 　　1.1.3　可编程逻辑器件对EDA技术的要求 　　1.2　Verilog　HDL语言简介 　　1.2.1　硬件描述语言说明 　　1.2.2　Verilog　HDL语言的历史 　　1.2.3　Verilog　HDL语言的能力 　　1.2.4　Verilog　HDL和VHDL语言的比较 　

  3. 所属分类：嵌入式

    • 发布日期：2009-08-04
    • 文件大小：14mb
    • 提供者：kygreen

  1. verilog hdl FPGA硬件描述语言

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `defin

  3. 所属分类：C++

    • 发布日期：2010-04-14
    • 文件大小：86kb
    • 提供者：yangxujunboy

  1. EDA—EDA技术实用教程(pdf影印)

  2. 学习VHDL和FPGA的经典资料 第 1 章 概述 1.1 EDA 技术及其发展 1.2 EDA 技术实现目标 1.3 硬件描述语言VHDL 1.4 VHDL 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2

  3. 所属分类：硬件开发

    • 发布日期：2010-06-07
    • 文件大小：8mb
    • 提供者：zt839486421

  1. Verilog HDL入门(第3版)

  2. 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15

  3. 所属分类：C++

    • 发布日期：2010-06-26
    • 文件大小：10mb
    • 提供者：chen202052428

  1. EDA—EDA技术实用教程

  2. 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2 ASIC 及其设计流程 2.2.1 ASIC 设计方法 2.2.2 一般ASIC 设计的流程 2.3 常用EDA 工具 2.3.1 设计输入编辑器 2.3.2

  3. 所属分类：硬件开发

    • 发布日期：2010-11-19
    • 文件大小：8mb
    • 提供者：sundyqt

  1. 智能扫地机VHDL FPGA

  2. 模拟智能扫地机的设计 学号：61010122 姓名：吴细老 1、 申请题目：模拟智能扫地机设计  题目，命题描述（5号宋体） 一． 扫地地图基本制作 1. 设定扫地范围地图，由键盘画图，随意画出一个任意形状图来作为扫地区域。画完图后，按下键后，扫描刚画出来的区域。将扫描所用的时间记录下来作为此次扫地的基本时间。这个时间可以用来自动的扫地机的关闭时间。 2. 测量环境湿度和温度，模拟方法是通过键盘直接设定环境温度和湿度，设定完成后自动形成一个系数，该系数用来控制扫地机的扫地速度，越脏扫描的时间

  3. 所属分类：硬件开发

    • 发布日期：2012-07-12
    • 文件大小：4mb
    • 提供者：wuxilao

  1. FPGA三国志

  2. FPGA 三国志-第一篇/不可不看的故事 CPLD 的时代 我在12 年前，偶然接触PLD,没有想到自己居然就在这个行当里安身下来。可是这个行 业也的确是个 飞速发展的行业，十多年过去后，从当初的接近十家主要供应商，到今天已经激烈搏杀后，只有差不多如 论坛题目一样的，成为了今天三足鼎立的局 面。想来想去，决定以这个名字作为论坛的主题。同时也和大 家分享我多年来的一些经历和感受。 全局布线，ISP,PLD,宏单元机构，成为PLD 市场必备的武器。 CPLD 时代，进入我国最早的供应商是Latti

  3. 所属分类：其它

    • 发布日期：2012-12-11
    • 文件大小：1mb
    • 提供者：noodles5320

  1. 全国大学生电子设计竞赛培训教程

  2. 很全很系统的电子设计竞赛教程 全国大学生电子设计竞赛训练教程 目 录 第1章电子设计竞赛题目与分析 1.1 全国大学生电子设计竞赛简介 1.1电子设计竞赛题目.doc(49 KB, 下载次数: 4829) 1.2 全国大学生电子设计竞赛命题原则及要求 1.2.1 命题范围 1.2.2 题目要求 1.2.3 题目类型 1.2.4 命题格式 1.2.5 征题办法 1.3 电子设计竞赛的题目分析 1.3.1 电源类题目分析 1.3.1 电源类题目分析.doc(110.5 KB, 下载次数: 7116

  3. 所属分类：其它

    • 发布日期：2014-05-11
    • 文件大小：13mb
    • 提供者：u010102994

  1. 电子设计竞赛

  2. 1.1 全国大学生电子设计竞赛简介 1.2 全国大学生电子设计竞赛命题原则及要求 1.2.1 命题范围 1.2.2 题目要求 1.2.3 题目类型 1.2.4 命题格式 1.2.5 征题办法 1.3 电子设计竞赛的题目分析 1.3.1 电源类题目分析 1.3.2信号源类题目分析 1.3.3无线电类题目分析 1.3.4放大器类题目分析 1.3.5仪器仪表类题目分析 1.3.6数据采集与处理类题目分析 1.3.7控制类题目分析 第2章 电子设计竞赛基础训练 2.1 电子元器件的识别 2.1.1 电

  3. 所属分类：其它

    • 发布日期：2014-06-02
    • 文件大小：10mb
    • 提供者：baidu_15309221

  1. 《趣味FPGA》.pdf

  2. 入门级FPGA学习材料，简单明了，易学易会！了解FPGA从这本书开始主界而 菜单栏 58 工具栏 编辑/调试区… 控制台 ⅹ语言-流水灯…… y语言-程序示例 着自着非非着着看音着自着着 28 mcu综合应用 非着着着·着着·着着 75 游戏简介 硬件框架… 76 自制手柄按键映射……… 软件框架 看自 78 VGA显示区域布局 六、按键底层逻辑( ver i log 七、按键上层程序(y语言) 八、vga底层逻辑( ver i log)… 82 九 ram底层逻辑( ver i log 85

  3. 所属分类：Hadoop

    • 发布日期：2019-07-15
    • 文件大小：3mb
    • 提供者：abcdef1986

  1. 菜鸟初入FPGA之状态机的设计

  2. 本次笔记我们使用"电子男特有的方式向我们最亲爱的人说一句"I LOVE YOU"."为例,分别比较一下一段式,两段式,三段式状态机的区别。

  3. 所属分类：其它

    • 发布日期：2020-07-20
    • 文件大小：70kb
    • 提供者：weixin_38587473

  1. 基于FPGA的超导MRI的B0涡流补偿算法

  2. 采用可以用FPGA实现的算法进行梯度电流预补偿的方法进行B0涡流的补偿。鉴于FPGA具有高速并行处理和状态机无限循环的特点，设计了一种从开机到断电，1 ?滋s计算一次不间断的 B0涡流补偿的模式。试验证明，该方法通用性好、速度快、体积小、成本低。

  3. 所属分类：其它

    • 发布日期：2020-08-31
    • 文件大小：299kb
    • 提供者：weixin_38712899

  1. 基于FPGA和USB 2.0的高速CCD声光信号采集系统

  2. 系统采用现场FPGA作为硬件设计核心，使用Veritog语言。进行硬件描述，使系统更灵活，可在线编程，便于扩展和升级。这里的CCD驱动时序采用状态机与分频相结合的新方法，实际测试驱动波形稳定且没有毛刺，CCD输出信号质量高。USB应用于Slave FIFO高速传输模式，满足了高速CCD声光信号采集的要求，具有实时性、高速、稳定、可靠等特点。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：224kb
    • 提供者：weixin_38672800

  1. 基于FPGA的超导MRI的B0涡流补偿算法

  2. 采用可以用FPGA实现的算法进行梯度电流预补偿的方法进行B0涡流的补偿。鉴于FPGA具有高速并行处理和状态机无限循环的特点，设计了一种从开机到断电，1 ?滋s计算一次不间断的 B0涡流补偿的模式。试验证明，该方法通用性好、速度快、体积小、成本低。

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：301kb
    • 提供者：weixin_38628552

  1. 基于KMP串模式匹配算法的序列检测器的FPGA设计

  2. 基于FPGA设计一个能够检测出重叠匹配串的序列检测器。首先从KMP字符串模式匹配算法出发，推导出next函数值与序列检测器状态之间的关系，并针对匹配串重叠的情况进行修改，得到有限状态机的状态转换图，最后用VHDL语言描述并仿真验证。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：321kb
    • 提供者：weixin_38502814

  1. 基于FPGA的仿真系统数据采集控制器IP核设计

  2. 介绍了在大型工业模拟仿真系统中，利用FPGA和软IP核实现数据采集及收发控制的方案，并对其进行设计实现。重点阐述了在发送指令和采集接收两种数据流模式下，该IP核的控制处理逻辑及工作状态机的设计及实现。同时，设计仿真测试对其进行验证。经测试验证，该IP核能实现对前端模拟仿真设备状态实时采集并控制的功能，达到了设计目的。

  3. 所属分类：其它

    • 发布日期：2020-10-26
    • 文件大小：293kb
    • 提供者：weixin_38700409

  1. 基于图像处理系统中SDRAM控制器的FPGA实现

  2. 摘要：简要介绍了SDRAM工作原理并认真研究了Altera提供的SDRAM控制器，根据实际系统使用需要加以修改简化，设计了对修改后控制器进行操作的状态机。采用全页突发读写模式，每次读/写后自动刷新，省掉了传统设计中的刷新计数控制逻辑。整个设计采用VHDL实现，已在实际系统中成功使用。 　　1、引言 　　在实时视频图像处理系统中，由于要对视频图像进行实时处理，而视频数据流的数据量大，实时性要求高，所以需要高速大容量的存储器作为图像数据的缓存。SDRAM（Synchronous Dynamic

  3. 所属分类：其它

    • 发布日期：2020-11-11
    • 文件大小：207kb
    • 提供者：weixin_38559866

  1. 嵌入式系统/ARM技术中的基于VHDL的I2C总线控制核设计

  2. 摘要：从状态机的角度，介绍一种I2C控制核的VHDL设计方法。将其嵌入到FPGA中，用于实现与TMS320C6000系列DSP的接口，并配合DSP的软件完成对视频采集与显示处理系统中数字视频编、解码器工作模式寄存器的配置及其状态查询。着重介绍I2C控制核的总体设计方案，详细描述其内部命令状态机和时序状态机的工作原理及相应的VHDL代码。此外，介绍I2C控制核与DSP相互通信中断处理机制的VHDL实现方法。最后，给出在Xilinx公司的ISE6.1+ModelSimXE5.7c软件平台中进行EDA

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：104kb
    • 提供者：weixin_38654380

  1. 模拟器中基于Slave FIFO模式USB数传系统设计

  2. 在模拟器的设计中，为了使数据能够快速有效地在模拟器的各个模块之间进行高速传递，提出了一种同步Slave FIFO模式高速USB数据传输设计方法，并完成了系统的软硬件设计。系统以FPGA作为核心逻辑控制单元，优化设计有限状态机实现同步Slave FIFO接口协议，设计了芯片固件程序，实现系统在线自动升级加载功能。实际测试表明，本系统数据传输能力平均可达40 MB/s，本系统设计可扩展性好，易于修改和移植，能降低模拟器成本。

  3. 所属分类：其它

    • 发布日期：2021-01-28
    • 文件大小：702kb
    • 提供者：weixin_38629873

  1. FPGA的两种处理器中断模式

  2. 所有的入门的屌丝都是知道处理器中断模式是两种是边沿触发和电平触发。边沿触发用的很少，一般还是以下降沿触发为主。当设备完成一个数据后，会输出一个下降沿，触发处理器。而电平触发，是输出一个电平，并且会保持这个电平， 至到系统处理或者清除该中断后才会输出另外的电平。在fpga经常会遇到AXI总线或者AVALON总线，总线接口经常是电平触发。如果fpga一端是主控一端。需要设计中断触发状态机以及清除中断操作。always（clk）beginif（rst）...else if(irq)state <

  3. 所属分类：其它

    • 发布日期：2021-01-12
    • 文件大小：86kb
    • 提供者：weixin_38659955
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