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PLL-verilog
pll锁相环 用verilog描述已仿真
所属分类:
网络设备
发布日期:2013-11-05
文件大小:384000
提供者:
rejoicenn
锁相环PLL 原理与应用讲义
锁相环PLL 原理与应用讲义:适用于入门者学习。
所属分类:
硬件开发
发布日期:2014-05-07
文件大小:4194304
提供者:
bowenxu
DDS与PLL的matlab实现
DDS和PLL的matlab实现,DDS和PLL的原理简述,程序可以直接仿真,内有仿真图。
所属分类:
专业指导
发布日期:2014-05-12
文件大小:480256
提供者:
u012316424
CycloneIV 器件中的时钟网络与PLL
FPGA中的PLL配置与功能实现,介绍了PLL的工作原理,一个配置实例。
所属分类:
硬件开发
发布日期:2014-05-28
文件大小:1048576
提供者:
zhcniko
Cyclone器件的PLL使用例子
Cyclone器件的PLL使用例子,可以进行PLL的应用配置,了解每个步骤的实现功能。
所属分类:
硬件开发
发布日期:2014-05-28
文件大小:946176
提供者:
zhcniko
Sigma Delta Fractional PLL
Sigma Delta Fractional PLL.pdf
所属分类:
硬件开发
发布日期:2014-07-07
文件大小:1048576
提供者:
zero2962
altera pll重配置
altera pll重配置模块可解决频率切换应用场合,只用一个锁相环能代替多个,并不存在布线报警。
所属分类:
硬件开发
发布日期:2014-07-26
文件大小:1048576
提供者:
laolin333
赛灵思fpga pll 动态重配置技巧
赛灵思fpga pll 动态重配置技巧英文的
所属分类:
硬件开发
发布日期:2014-07-29
文件大小:376832
提供者:
guuch
锁相环(PLL)基本原理
锁相环(PLL)基本原理详细介绍了锁相环(PLL)的构成和频率合成的实现过程,并介绍了相位噪声等参数的概念和影响因素
所属分类:
硬件开发
发布日期:2014-08-21
文件大小:619520
提供者:
uestc232
FPGA器件中PLL的设计应用
FPGA器件中PLL的设计应用,讨论了基于SRAM技术的可编程逻辑器件提供的PLL和全局时钟网络对时钟操作的解决方案
所属分类:
硬件开发
发布日期:2014-10-09
文件大小:163840
提供者:
zbtc2007
100多个pll
setfsb 100多个pll
所属分类:
桌面系统
发布日期:2014-10-22
文件大小:31744
提供者:
qq_22304499
Altera Cyclone PLL 使用手册
综合讲述了Altera Cyclone 系列的内部PLL使用,及全局及局部时钟的配置实用手册
所属分类:
硬件开发
发布日期:2014-11-21
文件大小:1048576
提供者:
teliduxingdeji
PLL Application
关于PLL系统设计的。包括了调制解调,CDR以及其他应用。大家可以参考!
所属分类:
电子政务
发布日期:2014-12-09
文件大小:241664
提供者:
jerry_diao
DDS/PLL在频率合成中的应用.pdf
DDS/PLL在频率合成中的应用.pdfDDS/PLL在频率合成中的应用.pdfDDS/PLL在频率合成中的应用.pdfDDS/PLL在频率合成中的应用.pdfDDS/PLL在频率合成中的应用.pdf
所属分类:
专业指导
发布日期:2008-10-28
文件大小:164864
提供者:
q042096
900MHz DDS/PLL在矿井无线通信系统的中的应用
900MHz DDS/PLL在矿井无线通信系统的中的应用
所属分类:
嵌入式
发布日期:2014-12-20
文件大小:104448
提供者:
qq_24664493
pll design and simulation
pll design and simulation
所属分类:
其它
发布日期:2015-05-01
文件大小:7168
提供者:
shooter1098
ADF4351 带VCO的PLL stm32驱动
stm32驱动ADF4351, 测试参考晶振为20M, 按照PDF配置的寄存器,注解详细,可产生100M以上的正弦波, 测试模块不同,产生的波形也会不同,看自身板子的滤波效果.PLL锁定准确快速
所属分类:
嵌入式
发布日期:2015-07-27
文件大小:3072
提供者:
qq_18305599
锁相环(PLL)电路设计与应用
锁相环(PLL)电路设计与应用,主要介绍环路滤波的设计
所属分类:
硬件开发
发布日期:2015-07-27
文件大小:25165824
提供者:
qq_19651105
verilog语言的FPGA数字锁相环PLL实现
使用verilog语言实现的FPGA数字锁相环(pll)
所属分类:
电信
发布日期:2015-08-06
文件大小:202752
提供者:
hiahia025
PLL程序——Verilog
一个用于FPGA中时钟产生的程序,PLL可以提供稳定的内部时钟。
所属分类:
其它
发布日期:2015-08-19
文件大小:591
提供者:
hujiaobeiji
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