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搜索资源列表

  1. AN1292_利用PLL估算器和弱磁技术实现PMSM无传感器FOC.pdf

  2. 本文档介绍了使用AN1292 《利用PLL 估算器和弱磁技术（FW）实现永磁同步电机（PMSM）的无传感器磁场定向控制（FOC）》（DS01292A_CN）中所述的算法来运 行电机的分步过程。

  3. 所属分类：C++

    • 发布日期：2019-07-26
    • 文件大小：1048576
    • 提供者：sectionfirst

  1. TMS320F28335时钟（1） -----PLL倍频器的初始化详解.docx

  2. 网上搜集，个人对28335时钟设置的理解，关于PLL倍频器的初始化设置

  3. 所属分类：硬件开发

    • 发布日期：2019-07-20
    • 文件大小：413696
    • 提供者：ade3050

  1. PLL频率合成程序 AVR单片机

  2. 用于无线接收本振频率合成的PLL单片机程序 AVR, 固定开机频率，步进设置，频率加减，本振频差设置

  3. 所属分类：硬件开发

    • 发布日期：2019-02-23
    • 文件大小：4194304
    • 提供者：bg512437

  1. 基于PLL的直接数字频率合成器研究

  2. 介绍了锁相环(PLL)和直接数字频率合成器(DDS)的基本原理,分析了二者的优缺点,以此为基础,提出了基于锁相环加直接频率合成技术的频率合成器实现方式,同时介绍了DDS芯片AD9850,给出了技术方案,讨论了部分电路设计,并对信号杂散进行了分析。

  3. 所属分类：其它

    • 发布日期：2020-05-25
    • 文件大小：242688
    • 提供者：weixin_38656989

  1. 锁相环PLL原理与应用

  2. 锁相环PLL原理与应用,锁相环PLL原理与应用

  3. 所属分类：嵌入式

    • 发布日期：2011-12-06
    • 文件大小：399360
    • 提供者：wushj

  1. PLL常见问题.pdf

  2. PLL常见问题

  3. 所属分类：硬件开发

    • 发布日期：2020-06-07
    • 文件大小：855040
    • 提供者：qq_28873853

  1. Vivado平台PLL设置详细介绍.pdf

  2. 详细介绍了Xilinx Vivado PLL IP核的使用及设置，适合入门学习及设计参考。对每一个选项的含义及作用做了详细的介绍。自己写的啊。

  3. 所属分类：硬件开发

    • 发布日期：2020-06-29
    • 文件大小：523264
    • 提供者：baidu_41523642

  1. 三相锁相环SRF-PLL.zip

  2. 搭建的是SRF-PLL锁相环simulink仿真，实现了三相平衡情况下的稳态响应和暂态响应（电压跌落，相位突变），还有三相不平衡情况下的暂态响应，并对SRF-PLL工作原理进行了一定的分析。 内含mdl文件和m文件，压缩在一起了。m文件是画结果的波形图，可以自己添加到model properties下的StopFcn里面，把文件名字写在里面，这里m文件名字是plot_output，就输入plot_output;即可。 仿真是是用2016b做的，需要低版本的可以留言

  3. 所属分类：教育

    • 发布日期：2020-06-29
    • 文件大小：220160
    • 提供者：weixin_46258853

  1. PLL 锁相环原理和参数

  2. PLL 锁相环原理和参数，包括影响PLL的一些环节和参数。应该借鉴意义

  3. 所属分类：专业指导

    • 发布日期：2009-12-05
    • 文件大小：1048576
    • 提供者：kaisa0826

  1. PLL回路滤波器设计调整指南及使用案例

  2. 假设您已经通过迭代信息传递相位边限和回路带宽在锁相环（PLL）上花费了一些时间。但遗憾地是，还是无法在相位噪声、杂散和锁定时间之间达成良好的平衡。感到泄气？想要放弃？等一下！你是否试过伽马优化参数？

  3. 所属分类：其它

    • 发布日期：2020-07-16
    • 文件大小：50176
    • 提供者：weixin_38537050

  1. 如何根据数据表规格算出锁相环（PLL）中的相位噪声

  2. 也许你也会跟我一样认为典型数据表中的某些规格难以理解，这是因为其中涵盖了一些你不太熟悉的隐含惯例。对许多RF系统工程师而言，其中一种规格便是锁相环（PLL）中的相位噪声。

  3. 所属分类：其它

    • 发布日期：2020-07-16
    • 文件大小：113664
    • 提供者：weixin_38604653

  1. 锁相环（PLL）偏离整数通道的频率点杂散问题

  2. 您曾设计过具有分数频率合成器的锁相环（PLL）吗？这种合成器在整数通道上看起来很棒，但在只稍微偏离这些整数通道的频率点上杂散就会变得高很多，是吧？如果是这样的话，您就已经遇到过整数边界杂散现象了 —— 该现象发生在载波的偏移距离等于到最近整数通道的距离时。

  3. 所属分类：其它

    • 发布日期：2020-07-16
    • 文件大小：113664
    • 提供者：weixin_38546789

  1. PLL回路滤波器设计的调整指南

  2. 假设您已经通过迭代信息传递相位边限和回路带宽在锁相环（PLL）上花费了一些时间。但遗憾地是，还是无法在相位噪声、杂散和锁定时间之间达成良好的平衡。感到泄气？想要放弃？等一下！你是否试过伽马优化参数？

  3. 所属分类：其它

    • 发布日期：2020-07-16
    • 文件大小：188416
    • 提供者：weixin_38576779

  1. 玩转Altera FPGA：基于PLL分频计数的LED闪烁实例

  2. 本实例将用到FPGA内部的PLL资源，输入FPGA引脚上的25MHz时钟，配置PLL使其输出4路分别为12.5MHz、25MHz、50MHz和100MHz的时钟信号，这4路时钟信号又分别驱动4个不同位宽的计数器不停的计数工作，这些计数器的最高位最终输出用于控制4个不同的LED亮灭。下面一起来学习一下

  3. 所属分类：其它

    • 发布日期：2020-07-14
    • 文件大小：78848
    • 提供者：weixin_38536841

  1. 同步源与PLL源在功率分析仪中的作用

  2. 使用功率分析仪测量数据时，要选择合适的同步源，如果同步源设定不当，测量值有可能不稳定或出现错误，谐波测量模式还要选择合适的PLL源，不少客户经常提出疑惑，同步源和PLL源有什么异同，他们的作用是什么?

  3. 所属分类：其它

    • 发布日期：2020-07-22
    • 文件大小：52224
    • 提供者：weixin_38660108

  1. 菜鸟初入FPGA之PLL的简单实用

  2. FPGA 片内时钟管理单元 PLL,该单元可以实现系统时钟的分频、 倍频，是 FPGA 设计开发必备组件之一。下面一起来看看

  3. 所属分类：其它

    • 发布日期：2020-07-21
    • 文件大小：50176
    • 提供者：weixin_38638596

  1. 我与FPGA的恋爱之PLL的应用

  2. 此次笔记记录的是 FPGA 片内时钟管理单元 PLL,该单元可以实现系统时钟的分频、 倍频，是 FPGA 设计开发必备组件之一.

  3. 所属分类：其它

    • 发布日期：2020-07-21
    • 文件大小：49152
    • 提供者：weixin_38745361

  1. PLL和DLL：都是锁相环，区别在哪里？

  2. 本文主要讲了一下PLL和DLL的区别，希望对你的学习有所帮助。

  3. 所属分类：其它

    • 发布日期：2020-07-19
    • 文件大小：83968
    • 提供者：weixin_38682161

  1. PLL例化配置与LED之功能概述

  2. 本实例使用Quartus II中用于例化IP核的Megafunction配置一个PLL模块，PLL模块产生的25MHz时钟进行24位循环计数，24位计数器的最高位赋值给连接到LED指示灯的引脚上，由此实现了LED以固定频率闪烁的效果。

  3. 所属分类：其它

    • 发布日期：2020-07-18
    • 文件大小：30720
    • 提供者：weixin_38617001

  1. PLL例化配置与LED之PLL的IP核配置

  2. 本实例使用了一个PLL的硬核IP模块。关于PLL，这里简单的做些基础扫盲。PLL(Phase Locked Loop)，即锁相回路或锁相环。PLL用于振荡器中的反馈技术。许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。

  3. 所属分类：其它

    • 发布日期：2020-07-18
    • 文件大小：65536
    • 提供者：weixin_38691669
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