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通信原理课程设计(卷积码编码器)
卷积码编码器是是本人用EDA编写的,肯定是独一无二的,希望大家来下载
所属分类:
专业指导
发布日期:2010-09-23
文件大小:99328
提供者:
chengducyb
专业课程设计(卷积码的译码)
专业课程设计(卷积码的维特比(Viterbi)译码),自己很认真写的,当然也有参考。这是译码部分,其实编码部分也是我写的。看看吧,可能有用!
所属分类:
专业指导
发布日期:2010-09-30
文件大小:5242880
提供者:
YXYLVHD
EDA卷积码编解码器实现技术
期刊论文。构造分析了(2,1,6)卷积码编解码的基本原理
所属分类:
专业指导
发布日期:2010-10-26
文件大小:132096
提供者:
zhaohua5269
Binary Convolutional Codes for a Multiple-Access 二元卷积码
针对多路接入的二元卷积码 Binary Convolutional Codes for a Multiple-Access
所属分类:
Access
发布日期:2010-11-18
文件大小:849920
提供者:
bingo1103
关于卷积码编码方案的研究
关于卷积码编码方案的研究关于卷积码编码方案的研究关于卷积码编码方案的研究关于卷积码编码方案的研究
所属分类:
专业指导
发布日期:2010-11-21
文件大小:275456
提供者:
pyramidsai
卷积码软硬判决误码率曲线及其代码
卷积码 软判决 硬判决 误码率的分析及其程序代码
所属分类:
专业指导
发布日期:2010-12-20
文件大小:37888
提供者:
lk930276338
FPGA_ASIC-卷积码的Viterbi高速译码方案
如何应用FPGA实现高速的卷积码译码方案
所属分类:
其它
发布日期:2011-03-13
文件大小:337920
提供者:
goldenmelon
dsp实验,卷积码,中断,DCT-IDCT,锁相环,pll
dsp实验,卷积码,中断,DCT-IDCT,锁相环,pll
所属分类:
3G/移动开发
发布日期:2011-03-22
文件大小:13631488
提供者:
xueyou521
基于FPGA的卷积码 的编码实现的 源代码
基于 FPGA实现 卷积码的 编码过程 经典的实现过程 占用最小的逻辑资源
所属分类:
硬件开发
发布日期:2011-04-25
文件大小:2048
提供者:
liujialiujia232323
卷积码发生器的设计【维特比(Viterbi)译码】
本课程设计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通过Matlab软件进行设计与仿真,并进行误码率分析。根据线性幅度调制原理,设计一个AM调制系统,实现模拟混合加性噪声的情况下对模拟语音信号的调制、传输和解调的全过程。
所属分类:
软件测试
发布日期:2011-04-28
文件大小:280576
提供者:
chxnin0011
卷积码的viterbi维特比译码算法的FPGA实现,而且附带源代码
2,1,7卷积码的viterbi译码算法的FPGA实现,内容详细,而且附带源代码
所属分类:
电信
发布日期:2011-05-02
文件大小:1048576
提供者:
wowo004
卷积码编码与译码matlab仿真
卷积码的编码与译码 使用matlab仿真
所属分类:
其它
发布日期:2011-05-10
文件大小:21504
提供者:
duanhanshuo
卷积码和循环码识别技术
卷积码和循环码的相关知识 可以方便学习
所属分类:
专业指导
发布日期:2011-05-12
文件大小:1048576
提供者:
iirsandiris
基于MATLAB的卷积码仿真及性能分析
基于MATLAB的卷积码的仿真及性能分析
所属分类:
其它
发布日期:2011-05-13
文件大小:125952
提供者:
dongsuyan
卷积码的编解码仿真与研究
分析了卷积码的编解码并用MATLAB进行了仿真,文档中附有程序和图
所属分类:
专业指导
发布日期:2011-05-26
文件大小:432128
提供者:
tianguilu47
基于校验矩阵的卷积码识别和码字同步
卷积码。。。。校验矩阵。。。。。码同步。。。。。。。。
所属分类:
3G/移动开发
发布日期:2011-05-30
文件大小:34816
提供者:
baobeiqianer
2,1,N系列卷积码
给出了由(2,1,N)系列卷积码作为母码产生的punctured卷积码的编码及其Viterbi译码的 软件实现方法.从而为各种不同码率的卷积码的编、译码给出了一种通用的实现方法,并且为多级 编码分量码的设计提供了条件.
所属分类:
专业指导
发布日期:2011-05-31
文件大小:378880
提供者:
as08110
卷积码编译码器的VHDL 设计
由于卷积码具有较好的纠错性能,因而在通信系统中被广泛使用。采用硬件描述语言 VerilogHDL 或VHDL 和FPGA(Field Programmable Gate Array——现场可编程门阵列)进 行数字通信系统设计,可在集成度、可靠性和灵活性等方面达到比较满意的效果[1,2]。 文献[3] 以生成矩阵G=[101,111]的(2,1,3)卷积码为例,介绍了卷积码编码器的原理 和VerilogHDL 语言的描述方式;文献[4] 采用VerilogHDL 语言,对(2,1,7)卷积码的V
所属分类:
IT管理
发布日期:2011-06-09
文件大小:226304
提供者:
xiaohangjiayou
运用卷积码降低峰均比的一种新方法
运用卷积码降低峰均比的一种新方法,对于降低ofdm信噪比slm方法的改进提供了一个有益的新思路。
所属分类:
专业指导
发布日期:2011-06-30
文件大小:795648
提供者:
anightmare
通信原理课程设计基于systemview的卷积码抗噪声性能分析
卷积码的抗噪声性能分析,及其编码译码原理
所属分类:
专业指导
发布日期:2011-07-04
文件大小:2097152
提供者:
guitayongyuan
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