注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. ＭＡＸＰＬＵＳ２入门

  2. PLD设计，这份资料讲的是用ＭＡＸＰＬＵＳ２进行设计，包括安装还有用三人表决器为例子惊醒的操作

  3. 所属分类：专业指导

    • 发布日期：2009-05-22
    • 文件大小：1047552
    • 提供者：songpp1987

  1. 基于FPGA的表决器毕业设计

  2. 对于大规模可编程器件，可分成CPLD和FPGA两种 1、对CPLD和FPGA两种器件的特点和原理进行分析 2、经上述分析选择采用FPGA做为设计单元 二、FPGA器件的主流产品及其主要各自的性能指标（以图表来表示） 根据实际情况，FPGA采用ALTERA公司生产的ACEX-EP1K10TC100-3，FPGA配置芯片可采用EPC1441或EPC2等等。

  3. 所属分类：硬件开发

    • 发布日期：2009-05-27
    • 文件大小：933888
    • 提供者：mayin999

  1. 数字电子技术课程设计报告

  2. 多数表决器 --选优秀班委 一、 设计目的： 本次数字电路课程设计，我们设计了一个选优秀班委的多数表决器。在投票过程中， 有不及格科目具有最终否决权，而团委(团支书，宣传委员，组织委员)或者班级(班长，学委，体委)就按多人表决通过的方案。最后由各组的结果与是否有不及格一同进行多人表决制度。

  3. 所属分类：专业指导

  1. VHDL 程序举例打包，应该有你想要的

  2. VHDL 程序举例 文件夹中包括下面程序 -------------------------------------------------------------------------------- NOTE：该程序参考FPGA中文网站 重要说明：不同软件对VHDL语法的支持范围是不一样的，以下程序中的某些语句可能不能运行在所有的软件平台之上，因此程序可能要作一些修改，同时务必注意阅读程序中的注释。以下部分程序为txt格式，请自行另存为vdh后缀的文件。有些EDA软件要求ENTITY的名称

  3. 所属分类：网络攻防

    • 发布日期：2009-07-23
    • 文件大小：43008
    • 提供者：engddy

  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：130048
    • 提供者：kevinsjtu

  1. EDA上机考试程序汇

  2. 使用VHDL语言编写，在ISE运行环境下实现了EDA上机考试的五个程序并进行了相应的仿真 其中包括8为BCD码加法器 多数表决器，计数器，移位寄存器，序列检测等

  3. 所属分类：嵌入式

    • 发布日期：2009-12-17
    • 文件大小：1048576
    • 提供者：aboutnow

  1. 数电实验关于译码器的应用

  2. 译码器的应用，关于译码器在与非，或非门和选择气的应用。1.利用74139译码器实现异或门电路。 2.利用74139译码器实现3输入多数表决器

  3. 所属分类：专业指导

    • 发布日期：2010-04-12
    • 文件大小：371712
    • 提供者：htt0324

  1. VHDL 程序举例,设计很多基础试验

  2. 最高优先级编码器、8位相等比较器 、优先编码器、8位大小比较器 、8位总线收发器：74245 （注2）、地址译码（for m68008） 、三人表决器（三种不同的描述方式） LED七段译码 （注1） 、多路选择器（使用if－else语句）、双2－4译码器：74139 、多路选择器（使用when－else语句）、汉明纠错吗编码器 、多路选择器（使用select语句）、汉明纠错吗译码器 、加法器描述 、四D74175 用状态机实现的计数器 、简单的锁存器、各种功能的计数器 、简单的12位寄存器 模

  3. 所属分类：专业指导

    • 发布日期：2010-05-15
    • 文件大小：68608
    • 提供者：e21702924h

  1. verilog HDL经典程序实例135例

  2. Verilog HDL程序设计教程》程序例子，带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【

  3. 所属分类：嵌入式

    • 发布日期：2010-07-23
    • 文件大小：158720
    • 提供者：do622

  1. 基本组合逻辑相关答案

  2. 基本组合逻辑实验 实现一个1位二进制数比较器 实现一个3人表决器，

  3. 所属分类：专业指导

    • 发布日期：2010-11-23
    • 文件大小：198656
    • 提供者：kisshoney1

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：130048
    • 提供者：zhlyz2003

  1. 学习VHDL语言的几个实例

  2. 键盘 计价器 简单时钟 7人表决器 跑马灯

  3. 所属分类：专业指导

    • 发布日期：2011-02-28
    • 文件大小：5120
    • 提供者：Qq2Fc

  1. 用VHDL语言编写的表决器

  2. 用VHDL语言编写的程序，通过CPLD器件实现表决功能，源代码非常简单

  3. 所属分类：嵌入式

    • 发布日期：2011-03-16
    • 文件大小：355
    • 提供者：xiemeihongjlu

  1. EDA技术与VHDL实验指导书(张芬)

  2. 第一部分 ZY11EDA13BE实验系统简介 1 一、ZY11EDA13BE实验系统特点 1 二、ZY11EDA13BE实验系统主板组成 3 三、ZY11EDA13BE实验系统各功能模块介绍 4 四、实验箱配置说明 17 五、选配的适配板与扩展板功能介绍及使用说明 17 六、主板系统I/O分布 19 七、 实验注意事项 25 第二部分 实验部分 26 实验一 MaxplusII软件入门并设计1位半加器 26 实验二 七人表决器 27 实验三 序列信号发生器 28 实验四 基本组合逻辑电路的VH

  3. 所属分类：专业指导

    • 发布日期：2011-04-16
    • 文件大小：1048576
    • 提供者：vb7079

  1. 单片机用AT89C51 实现7输入表决器

  2. 随着计算机技术的发展，单片机的应用领域也越来越广泛，尤其是在工业控制和仪器仪表智能化中扮演着极其重要的角色，单片机全称为“单片微型计算机”，从应用领域来看，单片机主要用于控制，所以又称为“微控制器”。在此次课程——七输入表诀器中，其原理就是由七个人来投票，当同意的票数大于或者等于4人时，则认为同意；反之，当否决的票数大于或者等于4人时，则认为不同意。

  3. 所属分类：其它

    • 发布日期：2011-04-28
    • 文件大小：319488
    • 提供者：zhangni1

  1. 基于加权表决的决策层融合多系统调制识别

  2. 基于加权表决的决策层融合多系统调制识别 防止网上重复投票方法研究 基于公共IP网通信模块的设计与实现 计算机网络远程数据采集系统的设计与实现 基于局域网的小型投票系统实现方案 基于加权表决的决策层融合多系统调制识别 浅谈企业内部评价和投票系统的研究和开发 统计数列的误差修正算法 网络传输数据的加密方法 用决策树方法优化表决器 一种基于单片机的网络键盘的设计与实现

  3. 所属分类：C++

    • 发布日期：2011-05-22
    • 文件大小：4194304
    • 提供者：s303962541

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：158720
    • 提供者：wwe12580

  1. vhdl的组合时序逻辑及转化类型设计

  2. 基于vhdl的时序逻辑，组合逻辑，及数据类型转化的程序 寄存器，计数器，锁存器，比较器，收发器，译码器，选择器，编码器，表决器，加法器，译码器，总线，二进制到bcd码格雷码的转换，无符号到整型的转化，及位矢量的转化

  3. 所属分类：嵌入式

    • 发布日期：2011-07-12
    • 文件大小：21504
    • 提供者：liuying1987911

  1. 基于MSP430单片机的无线表决系统设计

  2. ：介绍了一种基于MSP430F123 和nRF905 的无线表决系统的软硬件设计与实现。 系统通过主控器、表决器和PC 机实现对表决信息的采集、处理和显示。本系统具有低功耗、 功能强、可靠性高和使用方便的优点，在各种机关和企事业单位中有很高的推广和应用价值。

  3. 所属分类：C

    • 发布日期：2012-03-29
    • 文件大小：140288
    • 提供者：new1993

  1. 74151八to一多数表决器

  2. 采用75151芯片完成选择需要的输出。是输出想要的信号。

  3. 所属分类：专业指导

    • 发布日期：2012-04-08
    • 文件大小：13312
    • 提供者：zhaochaowen
« 1 2 3 4 5 67 8 »