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  1. USB1.1 OTG控制器IP核的设计

  2. 本文重点讨论了设计的整个流程，首先归纳和总结了USB 规范及OTG1.0补充 协议，分析了 USB1.1 OTG 控制器应具有的主要功能。在此基础上，采用自主设计 的体系结构对USB1.1 OTG 控制器进行了系统级设计，采用TOP-DOWN的方式完 成了控制器的模块划分，系统共分为六个一级子模块，每个一级子模块又划分为若 干个二级子模块，比较详细地描述了它们所实现的功能。接下来对控制器进行模块 及系统的RTL 级描述，采用Verilog HDL编写了程序代码。在模块的功能仿真方面， 采用Ve

  3. 所属分类：嵌入式

    • 发布日期：2013-02-28
    • 文件大小：979968
    • 提供者：kezhibin123

  1. Synplify.Pro9.6.2_crack

  2. 1. Copy ibfs32.dll to windows\system32 2. Copy synplctyd.lic somewhere 3. Open synplctyd.lic, and replace MAC_ADDR with one of your system's NIC's MAC address. Save. 4. Set environment variable SYNPLCTYD_LICENSE_FILE to the location of synplctyd.lic

  3. 所属分类：硬件开发

    • 发布日期：2013-05-15
    • 文件大小：322560
    • 提供者：lhrace11

  1. ispLEVER教程

  2. ispLEVER 开发参考教程 ispLEVER 是Lattice 公司最新推出的一套EDA软件。设计输入可采用原理图、硬件描述语言、混合输入三种方式。能对所设计的数字电子系统进行功能仿真和时序仿真。编译器是此软件的核心，能进行逻辑优化，将逻辑映射到器件中去，自动完成布局与布线并生成编程所需要的熔丝图文件。软件中的Constraints Editor工具允许经由一个图形用户接口选择I/O设置和引脚分配。软件包含Synolicity公司的“Synplify”综合工具和Lattice的ispVM器

  3. 所属分类：硬件开发

    • 发布日期：2013-06-25
    • 文件大小：6291456
    • 提供者：fgi520

  1. Actel Libero开发教程

  2. Actel Libero IDE Quick Start Guide Tutorial .pdf Actel ModelSim Simulation Frequently Asked Questions.pdf Actel常见问题以及设计技巧.doc FlashPro3使用手册.pdf HDL Coding Style Guide .pdf Libero IDE v9.0 User's Guide .pdf Libero8.3快速入门手册.pdf Libero8.5快速入门.pdf Liber

  3. 所属分类：硬件开发

    • 发布日期：2013-07-27
    • 文件大小：30408704
    • 提供者：originator

  1. FPGA设计全流程Modelsim-SynplifyPro-ISE

  2. 介绍了FPGA设计全流程：Modelsim>>Synplify.Pro>>ISE 内容包括 · Modelsim编译Xilinx库 · 调用Xilinx CORE-Generator · 使用Synplify.Pro综合HDL和内核 · 综合后的项目执行 · 不同类型结构的仿真

  3. 所属分类：硬件开发

    • 发布日期：2008-09-24
    • 文件大小：241664
    • 提供者：ziwei08

  1. Altera FPGA/CPLD设计基础篇

  2. 本书作者结合多年工作经验，系统介绍了FPGA/CPLD 的基本设计方法。在介绍Alera主流的FPGA的结构与特点的基础上，通过丰富的实例讲解Quarteus II与ModelSim、Synplify Pro等常用EDA工具的开发流程。

  3. 所属分类：其它

    • 发布日期：2013-09-13
    • 文件大小：24117248
    • 提供者：u012117647

  1. Synplify_Synplify_Pro实用手册

  2. 一本很好的FPGA高级综合软件使用参考书

  3. 所属分类：硬件开发

    • 发布日期：2013-11-09
    • 文件大小：322560
    • 提供者：lwjplk

  1. 基于SRT算法的单精度浮点除法器

  2. 采用Verilog HDL语言，在FPGA上实现了单精度浮点除法器的设计，通过采用SRT算法、SD表示法、常数比较法以及飞速转换法，进一步提高电路的运算速度。本文使用NC－sim和Maxplus2仿真软件进行前仿真和后仿真，使用Synplify进行逻辑综合，采用的器件是EPF10K40RC208-3，对除法器进行了仿真。

  3. 所属分类：硬件开发

    • 发布日期：2014-08-06
    • 文件大小：154624
    • 提供者：wb2009_happy

  1. 综合软件SynplifyPro教程

  2. 此文档讲述了综合工具synplifyPro如何使用，并且给出了一个例子。

  3. 所属分类：专业指导

    • 发布日期：2014-10-18
    • 文件大小：1048576
    • 提供者：woshihuangayn3

  1. -简化的RISC CPU设计简介-

  2. VerilogHDL程序都是我们自己为教学目的而编写的，全部程序在CADENCE公司的LWB (Logic Work Bench)环境下和 Mentor 公司的ModelSim 环境下用Verilog语言进行了仿真, 通过了运行测试，并分别用Synergy和Synplify综合器针对不同的FPGA进行了综合。分别用Xilinx和Altera公司的的布局布线工具在Xilinx3098上和Altera Flex10K10实现了布线。 顺利通过综合前仿真、门级结构仿真以及布线后的门级仿真。这个 CP

  3. 所属分类：嵌入式

    • 发布日期：2014-10-31
    • 文件大小：716800
    • 提供者：baidu_22756945

  1. FPGA串口通信.doc

  2. FPGA实现RS-232串口收发的仿真过程（Quartus+Synplify+ModelSim

  3. 所属分类：硬件开发

    • 发布日期：2015-03-21
    • 文件大小：257024
    • 提供者：chaoyang1991

  1. eda实用教程

  2. 在Verilog HDL中，描述组合逻辑时常用的assign结构。 Equal=(a= =b)?1:0,这是一种在组合逻辑实现分支判断时常用的格式。 测试模块用于检测模块设计是否正确。它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期有偏差，则需要对设计模块进行修改。 综合就是把compare.v文件送到synplify或其他综合器处理，在选定实现器件和选取生成verilog网表的前提下，启动综合器的编译。综合器会自动生成一系列文件，向操作者报告综合的结果。其中生成的Ver

  3. 所属分类：硬件开发

    • 发布日期：2015-06-16
    • 文件大小：20971520
    • 提供者：ccchenxx

  1. Altera FPGA／CPLD设计 基础篇光盘资料

  2. 在介绍FPGA/CPLD概念的基础上，介绍了Altera主流FPGA/CPLD的结构与特点，并通过丰富的实例讲解Quartus II与ModelSim、Synplify Pro等常用EDA工具的开发流程。

  3. 所属分类：嵌入式

    • 发布日期：2015-07-15
    • 文件大小：11534336
    • 提供者：daisyzl

  1. FPAG开发完全攻略(上)

  2. 前言 2 第一章、为什么工程师要掌握FPGA开发知识？ 5 第二章、FPGA基本知识与发展趋势 7 2.1 FPGA结构和工作原理 7 2.1.1 梦想成就伟业 7 2.1.2 FPGA结构 8 2.1.3 软核、硬核以及固核的概念 15 2.1.4 从可编程器件发展看FPGA未来趋势 15 第三章、FPGA主要供应商与产品 17 3.1.1 赛灵思主要产品介绍 17 第四章、FPGA开发基本流程 29 4.1 典型FPGA开发流程与注意事项 29 4.2 基于FPGA的SOC设计方法 32

  3. 所属分类：硬件开发

    • 发布日期：2015-10-10
    • 文件大小：6291456
    • 提供者：shanghaihdtv

  1. ISE设计全流程,必看

  2. 本文介绍了如何编译HDL 必须的Xilinx 库和结构仿真，如何调用Xilinx CORE-Generator，如何使用Synplify.Pro 综合HDL 和内核，如何进行综合后的项目执行， 以及不同类型结构的仿真。

  3. 所属分类：嵌入式

    • 发布日期：2008-11-15
    • 文件大小：1048576
    • 提供者：study0558

  1. 源码输入，补码输出的4位加法器verilog

  2. 自己写的源码输入，补码输出的4位加法器verilog，有状态机控制，通过Modelsim 和 Synplify 仿真。保证无误！

  3. 所属分类：嵌入式

    • 发布日期：2008-11-24
    • 文件大小：1024
    • 提供者：dapache

  1. Xilinx下FPGA 设计全流程

  2. FPGA 设计全流程：Modelsim>>Synplify.Pro>>ISE 第一章 Modelsim 编译 Xilinx 库 第二章 调用 Xilinx CORE-Generator 第三章 使用 Synplify.Pro 综合 HDL 和内核 第四章 综合后的项目执行 第五章 不同类型结构的仿真

  3. 所属分类：硬件开发

    • 发布日期：2008-12-08
    • 文件大小：241664
    • 提供者：mrforever

  1. 有限域GF128,128位矩阵乘法器代码

  2. 伽罗瓦域GF(2^128)乘法器是Ghash算法(一种用于加解密系统散列算法)的核心部件，其速度与硬件开销决定着整个Ghash模块的整体性能。本文通过Arash Reyhani-Masoleh 提出的一种算法，进行分析设计，然后用Verilog编程进行仿真，最后用Synplify 进行综合。最后，通过与一些其他的乘法器实现方法相比较，可以知道，依现在的硬件来看也是很容易实现。

  3. 所属分类：嵌入式

    • 发布日期：2018-01-09
    • 文件大小：32505856
    • 提供者：qq_39578222

  1. Libero7.2快速入门

  2. Actel FPGA 开发环境需要多个软件的支持，在每个阶段调用不同的软件来完成相应的 功能，例如：综合是调用Synplify，综合前后仿真是调用ModelSim，布局布线是调用 Designer，下载是调用FlashPro 等等，可以利用其它公司成熟的工具，每个阶段都可以让 用户来“量身定做”，而且由于它有这些强大功能的软件支持可以实现资源的最大优化。 Libero 就是一个集成开发环境，在每个阶段可以调用不同的第三方软件来完成相应功能。 本文主要介绍了Actel FPGA 的集成开发环境I

  3. 所属分类：硬件开发

    • 发布日期：2009-03-28
    • 文件大小：1048576
    • 提供者：lwwccm1

  1. Chipscope 简明教程

  2. 本教程假定用户已有安装好仿真、综合、ISE 和相应的Chipscope，教程使用的环境如 下： 仿真：Modelsim 5.8 综合：Synplify pro 7.5.1 布局：ISE 6.2 分析：Chipscope 6.2

  3. 所属分类：硬件开发

    • 发布日期：2018-04-20
    • 文件大小：450560
    • 提供者：qq_21539875
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