注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. SystemVerilog验证++测试平台编写指南.pdf

  2. 介绍了SystemVerilog验证++测试平台编写指南，IC验证工程师入门必备，搭建SV的验证平台，各种验证方法

  3. 所属分类：电信

    • 发布日期：2020-05-28
    • 文件大小：26214400
    • 提供者：qq_39431518

  1. 基于SystemVerilog可重用测试平台的实现

  2. 对于中小型设计，传统的验证效率低、可重用性差，而基于方法学的高级验证测试平台搭建较繁琐，验证流程不太灵活。以ARINC429收发器IP核为验证对象，采用SystemVerilog语言，通过层次化设计，改善工程组织架构，运用虚接口与回调等关键技术，实现了一种可重用测试平台。

  3. 所属分类：其它

    • 发布日期：2020-07-20
    • 文件大小：97280
    • 提供者：weixin_38637580

  1. systemverilog中struct和union的一种用法

  2. 最近在学习systemverilog，没人指导，起初感觉sv对我来说没什么用处，但是慢慢地发现sv有些功能语法很不错，记下来。

  3. 所属分类：其它

    • 发布日期：2020-08-02
    • 文件大小：49152
    • 提供者：weixin_38681147

  1. SystemVerilog语言简介

  2. SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。

  3. 所属分类：其它

    • 发布日期：2020-08-14
    • 文件大小：22528
    • 提供者：weixin_38632247

  1. 基于SystemVerilog语言的像素cache验证平台的实现

  2. 以SystemVerilog为基础，对自主研发的GPU“萤火虫2号”中像素cache部分搭建可重用的验证平台。该平台可以自动完成整个验证过程，并将验证结果打印到Linux终端和文件当中，方便程序员检查验证结果。实验结果表明，该验证平台对像素cache的功能验证覆盖率可以达到100%，并且具有良好的可重用性，能够全面、正确地完成RTL级功能验证，有效地提高了验证的效率和质量。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：384000
    • 提供者：weixin_38626943

  1. 基于SystemVerilog可重用测试平台的实现

  2. 对于中小型设计，传统的验证效率低、可重用性差，而基于方法学的高级验证测试平台搭建较繁琐，验证流程不太灵活。以ARINC429收发器IP核为验证对象，采用SystemVerilog语言，通过层次化设计，改善工程组织架构，运用虚接口与回调等关键技术，实现了一种可重用测试平台。将不同的测试案例在测试平台上运行，结合断言与覆盖率驱动等验证技术完成了对ARINC429收发器IP核的功能验证，代码覆盖率和功能覆盖率均达到100%。实践表明，该测试平台具有良好的可重用性、易操作性，验证效率较高。

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：526336
    • 提供者：weixin_38643269

  1. SystemVerilog标准手册

  2. systemverilog的IEEE标准文档，学习SV的最好参考资料,下载于IEEE官网，１８００－２０１７

  3. 所属分类：硬件开发

    • 发布日期：2020-10-29
    • 文件大小：15728640
    • 提供者：CBX97

  1. 系统级语言SystemVerilog和SystemC的融合

  2. SystemVerilog和SystemC不久前依然被视为相互排斥的两种环境，而现在可以相互协作，并为实现设计和验证方法提供平滑流畅的系统。

  3. 所属分类：其它

    • 发布日期：2020-10-26
    • 文件大小：89088
    • 提供者：weixin_38549520

  1. SystemVerilog验证 测试平台编写指南_li.pdf

  2. SystemVerilog验证 测试平台编写指南: 添加目录： 添加目录： 添加目录： 添加目录：

  3. 所属分类：其它

    • 发布日期：2020-11-11
    • 文件大小：26214400
    • 提供者：u012529163

  1. SystemVerilog语言简介(三)

  2. 15. 强制类型转换 Verilog不能将一个值强制转换成不同的数据类型。SystemVerilog通过使用'操作符提供了数据类型的强制转换功能。这种强制转换可以转换成任意类型，包括用户定义的类型。例如： int' (2.0 * 3.0) // 将结果转换为int类型 mytype' (foo) // 将foo转换为mytype类型 一个值还可以通过在强制转换操作符前指定一个10进制数来转换成不同的向量宽度，例如： 17' (x - 2) // 将结果转换为17位宽度

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：78848
    • 提供者：weixin_38668160

  1. SystemVerilog语言简介(二)

  2. 6. 用户定义的类型 Verilog不允许用户定义新的数据类型。SystemVerilog通过使用typedef提供了一种方法来定义新的数据类型，这一点与C语言类似。用户定义的类型可以与其它数据类型一样地使用在声明当中。例如： typedef unsigned int uint; uint a, b; 一个用户定义的数据类型可以在它的定义之前使用，只要它首先在空的typedef中说明，例如： typedef int48; // 空的typedef，在其他地方

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：64512
    • 提供者：weixin_38639872

  1. SystemVerilog语言简介(一)

  2. SystemVerilog语言简介(一) 1. 接口（Interface） Verilog模块之间的连接是通过模块端口进行的。为了给组成设计的各个模块定义端口，我们必须对期望的硬件设计有一个详细的认识。不幸的是，在设计的早期，我们很难把握设计的细节。而且，一旦模块的端口定义完成后，我们也很难改变端口的配置。另外，一个设计中的许多模块往往具有相同的端口定义，在Verilog中，我们必须在每个模块中进行相同的定义，这为我们增加了无谓的工作量。 SystemVerilog提供了一个新的、高层

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：81920
    • 提供者：weixin_38691199

  1. 关于systemverilog的透彻分析

  2. 大家不用担心 我觉得目前systemverilog 更适合验证 真正的能用于综合的 我觉得还得很多年 况且大家考虑这样一个事实 就是公司也要考虑成本啊 一般的20MHz项目用verilog就已经很好了 他们为什么还要花很多的钱买新的licence呢 我觉得 等芯片过渡到0.13以下的时候 可能才会大量淘汰旧的软件。或者各家公司的芯片门数有量的飞跃。当然 当然systemveriog能用综合的成熟估计也得几年吧。我现在上班用的电脑破阿！！！ windows是用的PII的 workstation 是

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：39936
    • 提供者：weixin_38651286

  1. generic_full_adder_and_subtractor:SystemVerilog中的通用全加法器和减法器-源码

  2. SystemVerilog中的n位全加法器和减法器

  3. 所属分类：其它

    • 发布日期：2021-03-21
    • 文件大小：2048
    • 提供者：weixin_42169971

  1. 6502sv:我尝试使用SystemVerilog实现6502-源码

  2. 6502SV 我尝试使用SystemVerilog实现6502

  3. 所属分类：其它

    • 发布日期：2021-03-19
    • 文件大小：30720
    • 提供者：weixin_42101237

  1. SPI_APB:使用VG_CPU项目中的Systemverilog进行的SPI设计（支持APB接口）-源码

  2. SPI_APB 使用Systemverilog的SPI设计（支持APB接口）

  3. 所属分类：其它

    • 发布日期：2021-03-19
    • 文件大小：1048576
    • 提供者：weixin_42164702

  1. 基于SystemVerilog的多通道ARINC429总线通讯板卡的设计

  2. 为解决航电系统仿真验证过程中大多数ARINC429板卡软件定时不精确、不可靠的问题,拟从硬件上实现多通道、并行、高精度定时循环发送,采用基于标准SystemVerilog语言智能配置循环存储器的方法实现优化定时功能,提出一种多通道航空总线通信板卡设计方案。该方法采用通用网络接口与计算机连接,在基于LabVIEW的航空总线测试平台下,对所设计板卡进行测试和验证,结果表明该方法能够满足多个通道并行定时发送数据的要求,并且各项指标符合ARINC429电气标准。

  3. 所属分类：其它

    • 发布日期：2021-03-18
    • 文件大小：1048576
    • 提供者：weixin_38639872

  1. systemverilog:SystemVerilog的东西-源码

  2. SystemVerilog SystemVerilog 2012的解析器。可用于例如根据编码标准检查样式。 免责声明 这是一个很大的工作，它很可能会吞噬您的测试台并融化您的硬盘。 好的，这不太可能，但是对于许多实际的代码库，它可能无法解析有效的systemverilog。 也就是说，它确实适用于我可以访问的示例。 状态 请参阅Wiki。 怎么跑 有关请参见Wiki页面。

  3. 所属分类：其它

    • 发布日期：2021-03-11
    • 文件大小：5242880
    • 提供者：weixin_42097967

  1. vscode-systemverilog-support:[不建议使用]使用mshr-hvscode-verilog-hdl-support-源码

  2. SystemVerilog对VSCode的支持 基于 SumblieText软件包的SystemVerilog支持。 特征 完毕 .sv .SV文件的语法突出显示 摘录： 块： always_ff ， always_comb ， module ， initial ， function 条件块： if ， while ， for 声明： parameter ， function 预构建： include ， define 特别的： 带参数的模块的paramod begin生成开始和

  3. 所属分类：其它

    • 发布日期：2021-03-11
    • 文件大小：29696
    • 提供者：weixin_42108778

  1. Verilog及SystemVerilog技术标准

  2. Verilog(IEEE 1364):1995,2001,2005标准 SystemVerilog(IEEE 1800):2005,2009,2012,2017标准 不要分,不调分!!! SHA256: E20766665470C2892E6539737BB2CC79902C9EC22C645C3A31510E41E4B9F90B

  3. 所属分类：硬件开发

    • 发布日期：2021-03-10
    • 文件大小：34603008
    • 提供者：laplace1225
« 1 2 3 45 6 7 8 9 10 ... 27 »