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搜索资源列表

  1. SystemVerilog3.1a语言参考手册.chm

  2. SystemVerilog3.1a语言参考手册.chm 中文 本参考手册详细描述了Accellera为使用Verilog硬件描述语言在更高的抽象层次上进行系统的建模和验证所作的扩展。这些扩展将Verilog语言推向了系统级空间和验证级空间。SystemVerilog构建于IEEE Verilog 2001委员会所作的工作之上。

  3. 所属分类：专业指导

    • 发布日期：2009-05-21
    • 文件大小：6291456
    • 提供者：bbmiracle

  1. SystemVerilog for Verification.pdf

  2. sv用于逻辑验证经典书籍，好的东西大家一起分享，多学习sv的朋友们有帮助哟！

  3. 所属分类：专业指导

    • 发布日期：2009-06-16
    • 文件大小：1048576
    • 提供者：lord_blue

  1. ovm-1.1.tar.gz

  2. ovm，systemverilog验证工程包，可以支持cadence以及mentor的工具使用！ You can make the OVM library accessible by your SystemVerilog program by using either the package technique or the include technique. To use packages import ovm_pkg. If you are using the field automat

  3. 所属分类：Access

    • 发布日期：2009-07-22
    • 文件大小：812032
    • 提供者：wangqi1012

  1. IEEE.P1800.pdf

  2. IEEE Standard for SystemVerilog— Unified Hardware Design, Specification, and Verification Language

  3. 所属分类：硬件开发

    • 发布日期：2009-07-22
    • 文件大小：6291456
    • 提供者：wangqi1012

  1. systemverilog-python:Systemverilog DPI-C调用Python函数-源码

  2. systemverilog-python Systemverilog DPI-C调用Python函数 0.systemverilog_only python3 -m pip install scapy cd 0.systemverilog_only export PYTHONPATH=. make 日志 \rm -rf simv* csrc* *.log __pycache__ ucli.key vc_hdrs.h stack.info.* vcs -full6

  3. 所属分类：其它

    • 发布日期：2021-03-06
    • 文件大小：11264
    • 提供者：weixin_42160376

  1. learn-systemverilog-web-源码

  2. 了解SystemVerilog Web 网站： ： Create React App入门 该项目是通过引导的。 可用脚本 在项目目录中，可以运行： npm start 在开发模式下运行应用程序。 打开在浏览器中查看它。 如果您进行编辑，则页面将重新加载。 您还将在控制台中看到任何棉绒错误。 npm test 在交互式监视模式下启动测试运行器。 有关更多信息，请参见关于的部分。 npm run build 构建生产到应用程序build文件夹。 它在生产模式下正确捆绑了React，并优

  3. 所属分类：其它

    • 发布日期：2021-03-06
    • 文件大小：208896
    • 提供者：weixin_42098759

  1. JSONinSV：Systemverilog中的JSON库-源码

  2. JSONinSV Systemverilog中的JSON库 简介 JSON是应用广泛的一种数据表示格式，JSONinSV是使用SystemVerilog实现的JSON库。 2016年，我在网络上发现了某大牛发布的JSON教程，开始接触到JSON，后面陆续开始基于JSON开发了一些小规模工具。作为一名验证工程师，将验证平台真正的加入到JSON生态中，是很久远的一个想法了，这便是这个项目的由来。 这个项目的目的是提供SystemVerilog实现的JSON解析库和生成库，实现和外围组件的目的性的

  3. 所属分类：其它

    • 发布日期：2021-03-04
    • 文件大小：16384
    • 提供者：weixin_42134038

  1. 【SystemVerilog】路科验证V2学习笔记（全600页）.pdf

  2. SystemVerilog的听课学习笔记，包括讲义截取、知识点记录、注意事项等细节的标注。 目录如下： 第一章 SV环境构建常识 1 1.1 数据类型 1 四、二值逻辑 4 定宽数组 9 foreach 13 动态数组 16 队列 19 关联数组 21 枚举类型 23 字符串 25 1.2 过程块和方法 27 initial和always 30 function逻辑电路 33 task时序电路 35 动态 静态变量 39 1.3 设计例化和连

  3. 所属分类：其它

    • 发布日期：2021-02-25
    • 文件大小：49540865
    • 提供者：weixin_44857476

  1. ipxact2systemverilog：将IPXACT XML转换为可综合的VHDL或SystemVerilog-源码

  2. xact2systemverilog ipxact2rst ipxact2md ipxact2vhdl 该软件采用寄存器组的IP-XACT描述，并生成可综合的VHDL和SystemVerilog软件包以及ReStructuredText文档。 它仅考虑注册银行说明。 该软件不会生成OVM或UVM测试平台软件包。 在example / tb目录中，有一个有关如何使用生成的包的示例。 用法 pip install ipxact2systemverilog ipxact2systemverilog

  3. 所属分类：其它

    • 发布日期：2021-02-23
    • 文件大小：3145728
    • 提供者：weixin_42131405

  1. FPGA可编程数字延迟定时器：1.实施了可综合的RTL设计，并检查了Altera MAX 10 FPGA板上的功能。 2.开发了SystemVerilog（OOPS）Testbench架构，以约束随机化验证设计-源码

  2. 可编程数字延迟计时器 实施了可综合的RTL设计，并检查了Altera MAX 10 FPGA板上的功能。 2.开发了SystemVerilog（OOPS）Testbench架构，以约束随机化验证设计

  3. 所属分类：其它

    • 发布日期：2021-02-22
    • 文件大小：46080
    • 提供者：weixin_42150745

  1. SystemVerilog：英特尔ModelSIM-源码

  2. SystemVerilog 英特尔ModelSIM

  3. 所属分类：其它

    • 发布日期：2021-02-20
    • 文件大小：55296
    • 提供者：weixin_42169971

  1. verible：Verible是一套SystemVerilog开发人员工具，包括解析器，样式表和格式器-源码

  2. 真实的 Verible项目的主要任务是为包括开发人员工具在内的各种应用程序解析SystemVerilog（IEEE 1800-2017）（在进行了标准化）。 它源于解析未经预处理的源文件的需要，该文件适用于样式文件和格式设置等单文件应用程序。 这样，它可以适合于解析预处理的源文件，这是真正的编译器和工具链所需要的。 该项目的精神是，没有人应该为自己的应用程序开发SystemVerilog解析器，因为由于语言的语法复杂性，开发符合标准的解析器是一项艰巨的任务。 Verible的解析器也经常针对

  3. 所属分类：其它

    • 发布日期：2021-02-20
    • 文件大小：1048576
    • 提供者：weixin_42132325

  1. sv-tests：测试套件，旨在检查是否符合SystemVerilog标准-源码

  2. SystemVerilog测试仪 该项目的目的是在各种Verilog工具中找到所有受支持的和缺少的SystemVerilog功能。 从上一个通过的主版本生成的报告可以查看 跑步 初始化子模块： git submodule update --init --recursive 安装所有python依赖项，并确保可以调用已安装的二进制文件。 pip3 install --user -r conf/requirements.txt export PATH= ~ /.local/bin: $PA

  3. 所属分类：其它

    • 发布日期：2021-02-13
    • 文件大小：1048576
    • 提供者：weixin_42160252

  1. SystemVerilog中类的定义及实例.doc

  2. SystemVerilog中类的定义及实例，适合初学者学习。

  3. 所属分类：其它

    • 发布日期：2021-02-04
    • 文件大小：11264
    • 提供者：u012102853

  1. nim-systemverilog-dpic：使用Nim通过DPI-C与SystemVerilog测试平台接口-源码

  2. nim-systemverilog-dpic：使用Nim通过DPI-C与SystemVerilog测试平台接口

  3. 所属分类：其它

    • 发布日期：2021-02-04
    • 文件大小：2097152
    • 提供者：weixin_42121905

  1. pysvinst：用于从SystemVerilog文件解析模块定义和实例化的Python库-源码

  2. 皮斯文斯特 该Python库检查SystemVerilog文件，以确定定义了哪些模块以及实例化了哪些模块。 后端使用 ，它对SystemVerilog 2017有很好的支持。 目的 Verilog语言包含用于定义配置和库的功能。 但是，开源工具甚至某些商业综合工具都没有很好地支持这些功能。 通过提取在文件中定义和实例化的模块列表，用户可以通过在Verilog外部构建自己的设计层次结构，然后将该文件列表传递回模拟器/综合工具来解决此问题。 安装 可以通过pip安装此软件包： > pip

  3. 所属分类：其它

    • 发布日期：2021-02-04
    • 文件大小：19456
    • 提供者：weixin_42106765

  1. svinst：确定在SystemVerilog文件中声明和实例化的模块-源码

  2. svinst：确定在SystemVerilog文件中声明和实例化的模块

  3. 所属分类：其它

    • 发布日期：2021-02-02
    • 文件大小：14336
    • 提供者：weixin_42137032

  1. s语：SystemVerilog编译器和语言服务-源码

  2. 语-SystemVerilog语言服务 slang是一个软件库，提供了用于词法分析，解析，类型检查和完善SystemVerilog代码的各种组件。 它带有一个可执行工具，可以编译和处理任何SystemVerilog项目，但是它也可以用作综合工具，模拟器，lint，代码编辑器和重构工具的前端。 完整的文档可在以下网站上找到： ： 产品特点 全面分析，分析和完善SystemVerilog的所有功能-有关当前状态，请参阅。 无论源文本多么残破，对编译都应保持健壮。 这使编译器可用于编辑器突出

  3. 所属分类：其它

    • 发布日期：2021-01-31
    • 文件大小：1048576
    • 提供者：weixin_42133452

  1. 逻辑：CMake，SystemVerilog和SystemC实用程序，用于创建，构建和测试FPGA和ASIC的RTL项目-源码

  2. 逻辑 CMake，SystemVerilog和SystemC实用程序，用于为FPGA和ASIC创建，构建和测试RTL项目。 包括： CMake实用程序，用于快速构建和测试RTL项目 SystemVerilog模块，用于创建高质量的RTL项目 具有SystemC的UVM的现代C ++框架，可为RTL项目创建高质量和高性能的测试 好处 快速设置 跨平台，跨IDE 无需为仿真和综合创建单独的脚本 无需为不同的工具（Intel Quartus，Xilinx Vivado，Verilator，Mo

  3. 所属分类：其它

    • 发布日期：2021-01-30
    • 文件大小：452608
    • 提供者：weixin_42102358

  1. Verilator开源SystemVerilog模拟器和lint系统- Verilator / Verilator-源码

  2. Verilator开源SystemVerilog模拟器和lint系统- Verilator / Verilator-源码

  3. 所属分类：其它

    • 发布日期：2021-01-27
    • 文件大小：3145728
    • 提供者：weixin_38702726
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