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  1. 基于FPGA的数字钟设计报告

  2. EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为23时59分59秒，另外还具有校时功能和闹钟功能。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数和设置程序模块、比较器程序模块、三输入数据选择器程序模块、译码显示程序模块和拼接程序模块。并且使用QuartusII软件进行电路波形仿真，下载到EDA实验箱进行验证。该设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VH

  3. 所属分类：硬件开发

    • 发布日期：2009-06-10
    • 文件大小：540672
    • 提供者：shiyun123

  1. VHDL语言数字钟（含秒表）设计

  2. 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。

  3. 所属分类：嵌入式

    • 发布日期：2009-06-17
    • 文件大小：187392
    • 提供者：engsl3400

  1. 数字逻辑实验报告---数字钟

  2. 本系统作为一个数字钟系统，具有显示时、分、秒，校时和整点报时的功能；对于校时功能，可以对小时，分和秒单独校时，输入方式为手动输入；对于整点报时的功能,时钟在整点时开始报时，报时一分钟后停止。

  3. 所属分类：专业指导

    • 发布日期：2009-07-07
    • 文件大小：154624
    • 提供者：yolandayi

  1. 基于VHDL的简单数字钟

  2. 时钟、秒表、整点报时、闹钟、显示月和日！主图在main文件夹内！

  3. 所属分类：专业指导

    • 发布日期：2009-12-19
    • 文件大小：3145728
    • 提供者：xuchu89

  1. 数字逻辑 课程设计 VHDL 多功能数字钟（1）

  2. 数字逻辑 课程设计 VHDL 多功能数字钟 这个数字钟是我根据我老师的设计自己改编的，内部结构变化挺大的，功能也比较全。 1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。 2、设计精度要求为1秒。 （一）计时：正常工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。 （二）校时：在计时显示状态下，k=1，进入“小时”校准状态，之后按下“k=1”则进入“分”校准状态，继续按下“k=1”则进入“调秒”状态，第三次按下“k键”又恢复到正常计时显示状态。 （1）“小时”

  3. 所属分类：专业指导

    • 发布日期：2010-01-06
    • 文件大小：233472
    • 提供者：ktboy0502

  1. 数字逻辑 课程设计 VHDL 多功能数字钟（2）

  2. 数字逻辑 课程设计 VHDL 多功能数字钟 这个数字钟是我同学根据老师那个改编的，功能很强大！同时免费赠送设计报告以及.scf .vhd文件 1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。 2、设计精度要求为1秒 （一）计时：正常工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。 （二）校时：在计时显示状态下，按下“set键”，进入“小时”校准状态，之后按下“k键”则进入“分”校准状态，继续按下“k键”则进入“秒复零”状态，第三次按下“k键”又恢复到正常计时

  3. 所属分类：专业指导

    • 发布日期：2010-01-06
    • 文件大小：154624
    • 提供者：ktboy0502

  1. 数字逻辑 课程设计 VHDL 多功能数字钟

  2. 数字逻辑 课程设计 VHDL 多功能数字钟 这个数字钟是我老师的设计，网上很难找到，但设计的很绝！已有设计报告 1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。 2、设计精度要求为1秒 （一）计时：正常工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。 （二）校时：在计时显示状态下，按下“set键”，进入“小时”校准状态，之后按下“k键”则进入“分”校准状态，继续按下“k键”则进入“秒复零”状态，第三次按下“k键”又恢复到正常计时显示状态。 （1）“小时”校准

  3. 所属分类：专业指导

    • 发布日期：2010-01-06
    • 文件大小：98304
    • 提供者：ktboy0502

  1. vhdl数字钟的设计

  2. 摘 要 4 Abstract 5 第一章 电子设计自动化(EDA)发展概述 6 1.1什么是电子设计自动化(EDA) 6 1.2 EDA的发展历史 6 第二章VHDL简介 8 2.1 硬件描述语言VHDL 8 2.2 VHDL的组成 8 2.3 程序包（Package） 8 2.4 库（Library） 9 2.5 VHDL运算符 9 2.6 VHDL数据对象 9 2.7 VHDL常用语句 10 2.8 元件声明及元件例化 10 2.9 配置（Configuration） 11 2.10子程序

  3. 所属分类：嵌入式

    • 发布日期：2010-08-07
    • 文件大小：201728
    • 提供者：feiyue165

  1. 基于VHDL的多功能数字钟设计

  2. 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑和时序电路。

  3. 所属分类：专业指导

    • 发布日期：2010-11-29
    • 文件大小：493568
    • 提供者：hxwangyoucao

  1. VHDL多功能数字钟

  2. 1.计时功能：数字钟以24个小时为一个周期，必须显示时、分、秒。 2.清零功能：在板上设置一个手动清零开关，通过它可以对电路实现实时的手动清零。 3.校时功能：可随时对电路进行校时功能，并设置两个开关（a/b）控制。按下a开关时（手不松开），数字时钟的秒钟数迅速增加（4HZ的时钟频率来驱动），并按60循环，计满60后再回00。按下b开关时（手不松开），数字时钟的分钟数迅速增加（4HZ的时钟频率来驱动），并按60循环，计满60后再回00。

  3. 所属分类：专业指导

    • 发布日期：2010-12-28
    • 文件大小：78848
    • 提供者：ab_120949671

  1. 基于FPGA和SOPC的多功能数字钟设计

  2. 本文基于硬件描述语言VHDL，采用自顶向下设计的思想，综合了FPGA和SPOC技术，完成了一种具有校时、计时功能的数字钟设计方案。应用了VHDL硬件描述语言的模块化设计，在FPGA中实现了数字钟分频和计数模块的设计，然后将数据在SOPC中完成译码与显示。本设计下载到EP2C35平台上，结果显示运行正确。

  3. 所属分类：硬件开发

    • 发布日期：2011-03-07
    • 文件大小：3145728
    • 提供者：xijianping2010

  1. 基于CPLD的VHDL语言数字钟（含秒表）设计

  2. 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。

  3. 所属分类：专业指导

    • 发布日期：2011-07-02
    • 文件大小：184320
    • 提供者：lknlhjl

  1. 数字钟设计报告

  2. 自己做的数字钟设计、有完整的实验报告、代码和仿真截图

  3. 所属分类：硬件开发

    • 发布日期：2011-10-16
    • 文件大小：114688
    • 提供者：onlywwp

  1. 基于VHDL的多功能数字钟的设计

  2. 数字钟是一种用数字电路技术实现时、分、秒计时的装 置，传统数字钟的设计过程要经过设计方案提出、方案验证 和修改 3 个阶段。

  3. 所属分类：嵌入式

    • 发布日期：2011-11-03
    • 文件大小：70656
    • 提供者：hc38457961

  1. VHDL设计数字钟源代码

  2. 采用VHDL语言模块化设计方法，附gdf格式顶层图与COUNT时钟计数主模块接线图。 (一)技术要求： 1.十二进制数字钟，能显示时、分、秒，并可进行时和分的快速校正，秒的清零。 2.有整点报时功能，从59分56秒开始，每秒报时一次，直到00分00秒为整点报时。整点报时的频率与其他几响不同。 3.数码显示部分采用动态扫描显示法，能指示时钟驱动信号频率 LIGHT[0]，要求计数器模块异步清零。 (二)模块划分：底层模块：小时控制模块（24进制）、分钟、秒控制模块（60进制）响铃控制模块、时间s

  3. 所属分类：硬件开发

    • 发布日期：2011-12-07
    • 文件大小：53248
    • 提供者：wagebbmm

  1. VHDL数字钟

  2. 很完整的VHDL数字钟程序，具有整点报时，闹时，清零的功能。只需三个按键就能完成：模式选择、调整时，分、清零。注释也很全。

  3. 所属分类：专业指导

    • 发布日期：2012-01-07
    • 文件大小：14336
    • 提供者：mengyuena

  1. 数字钟 的VHDL语言实现

  2. 用VHDL语言编写数字钟的程序，实现数字钟的几个功能，如计时、校时、闹钟和整点报时

  3. 所属分类：嵌入式

    • 发布日期：2012-01-08
    • 文件大小：2048
    • 提供者：cugjd

  1. 用VHDL设计数字钟

  2. 用VHDL编写的数字钟程序，包括调时、闹钟等功能、按键简单、程序稳定

  3. 所属分类：其它

    • 发布日期：2014-07-13
    • 文件大小：106496
    • 提供者：wangdeyin18

  1. 用VHDL语言写的EDA数字钟

  2. 1、设计一个能显示1/10秒、秒、分、时的12小时数字钟。 2、熟练掌握各种计数器的使用。 3、能用计数器构成十进制、六十进制、十二进制等所需进制的计数器。 4、能用低位的进位输出构成高位的计数脉冲。

  3. 所属分类：专业指导

    • 发布日期：2008-12-12
    • 文件大小：94208
    • 提供者：withwindcool

  1. 使用VHDL实现数字钟.zip

  2. VHDL实现数字钟,使用quartus设计基于VHDL语言的简易数字钟，要求数字钟能实现以下功能。 1．秒、分为00～59六十进制计数器。 2．时为00～23二十四进制计数器。 3. 具有设置闹钟功能，在设定时间到达时鸣叫30秒。 4．具有整点报时功能：整点报时电路要求在每个整点时鸣叫10秒。 5．利用设计软件对其进行设计输入，设计仿真，使其具备所要求的功能。 内容包括,源码,仿真文件,工程文件.可直接导入出结果.

  3. 所属分类：电信

    • 发布日期：2020-06-20
    • 文件大小：3145728
    • 提供者：dotoday
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