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搜索资源列表

  1. FPGA设计流程指南

  2. (12页)本部门所承担的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。编写本流程的目的是：在于规范整个设计流程，实现开发的合理性、一致性、高效性。形成风格良好和完整的文档。实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。便于新员工快速掌握本部门FPGA的设计流程。由于目前所用到的FPGA器件以Altera的为主，所以下面的 例子也以Altera为例，工具组合为 modelsim + LeonardoSpectrum/FPGACompilerII + Qu

  3. 所属分类：硬件开发

    • 发布日期：2007-08-09
    • 文件大小：130kb
    • 提供者：rotee

  1. synopsys软件简介《一》

  2. synopsys软件简介《一》 2007-08-09 一 Astro 　Astro是Synopsys为超深亚微米IC设计进行设计优化、布局、布线的设计环境。Astro可以满足5千万门、时钟频率GHz、在0.10及以下工艺线生产的SoC设计的工程和技术需求。Astro高性能的优化和布局布线能力主要归功于Synopsys在其中集成的两项最新技术：PhySiSys和Milkyway DUO结构。 二 DFT DFT Compiler提供独创的“一遍测试综合”技术和方案。它和Design Compil

  3. 所属分类：C++

    • 发布日期：2009-04-30
    • 文件大小：30kb
    • 提供者：beijing20080

  1. MENTOR.GRAPHICS.LEONARDO.SPECTRUM

  2. 　LeonardoSpectrum是Mentor公司出品的一款HDL逻辑综合软件,使应用于通信、宽带、无线及多媒体领域的可编程SoC设计的创新和管理变得更为轻松。 　　有了LEONARDO SPECTRUM，您即可利用VHDL或是Verilog语言,LeonardoSpectrum是由Mentor Graphics发展，不但操作非常方便，还具备工作站等级ASIC工具的强大控制能力和最优化功能特色。 　　该软件有三种逻辑综合方式：SynthesisWizard（综合向导）、 Quick Setu

  3. 所属分类：硬件开发

    • 发布日期：2009-09-07
    • 文件大小：43mb
    • 提供者：wtzmax

  1. EDA课件1_TCH

  2. 用VHDL/VerilogHDL语言开发PLD/FPGA的完整流程为： 1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件。 2.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成门级网表文件的形式。逻辑综合软件会生成.edf（edif）的EDA工业标准文件。 3.功能仿真：将门级网表文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后

  3. 所属分类：嵌入式

    • 发布日期：2011-01-01
    • 文件大小：7mb
    • 提供者：w491609442

  1. 设计与验证：verilog HDL

  2. 本书以实例讲解的方式对hdl语言的设计方法进行介绍。全书共分9章，第1章至第3章主要介绍了veriloghdl语言的基本概念、设计流程、语法及建模方式等内容；第4章至第6章主要讨论如何合理地使用veriloghdl语言描述高性能的可综合电路；第7章和第8章重点介绍了如何编写测试激励以及verilog的仿真原理；第9章展望hdl语言的发展趋势。

  3. 所属分类：专业指导

    • 发布日期：2012-10-01
    • 文件大小：14mb
    • 提供者：wdz201206245

  1. （熟读专家系列）《ModelSim电子系统分析及仿真》

  2. 《ModelSim电子系统分析及仿真》主要内容简介：ModelSim是优秀的HDL仿真软件之一，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。《ModelSim电子系统分析及仿真》以ModelSim 6.1f版软件为例，由浅入深、循序渐进地

  3. 所属分类：硬件开发

    • 发布日期：2013-08-15
    • 文件大小：46mb
    • 提供者：u011708448

  1. vhdl教程 挺好的资源

  2. vhdl学习资料，大家喜欢就看看吧VHDL培训教程 第一讲、VHDL简介及其结构 第二讲、VHDL中的对象、操作符、数据类型 第三讲、VHDL中的控制语句及模块 第四讲、状态机的设计VHDL培训教程 欢迎参加VHDL培训 浙江大学电子信息技术研究所 电子设计自动化(EDA)培训中心 编写:王勇 TEL:7951949或7951712 EMAIL:wangy@isee.zju.edu.cn第一讲、VHDL简介及其结构 • 通过本课的学习您可以了解以下几点 1、VHDL 的基本概念 2、VHDL的

  3. 所属分类：C

    • 发布日期：2008-10-27
    • 文件大小：479kb
    • 提供者：ylw51100

  1. 设计与验证Verilog HDL

  2. 这本书虽然比较薄，但是相当精辟，讲解的也很深入，很多概念看了这本书有种豁然开朗的感觉. 本书以实例讲解的方式对HDL语言的设计方法进行介绍。全书共分9章，第1章至第3章主要介绍了Verilog HDL语言的基本概念、设计流程、语法及建模方式等内容；第4章至第6章主要讨论如何合理地使用Verilog HDL语言描述高性能的可综合电路；第7章和第8章重点介绍了如何编写测试激励以及Verilog的仿真原理：第9章展望HDL语言的发展趋势。

  3. 所属分类：其它

    • 发布日期：2016-09-09
    • 文件大小：14mb
    • 提供者：xyy987654321

  1. 多功能电子钟的Verilog设计

  2. 摘 要：Verilog是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD结构，成为设计专用集成电路和其他集成电路的主流。通过应用Verilog HDL对多功能电子钟的设计，达到对Verilog HDL的理解，同时对CPLD器件进行简要了解。 本文的研究内容包括: 对Altera公司Flex 10K系列的EPF10K 10简要介绍，Altera公司软件Max+plusⅡ简要介绍和应用Verilog HDL对多

  3. 所属分类：嵌入式

    • 发布日期：2009-02-14
    • 文件大小：471kb
    • 提供者：qq_16799779

  1. 设计与验证：Verilog HDL(带书签）

  2. 全书共分9 章，各章内容简要介绍如下。 • 第1 章:介绍HDL 的设计方法， Verilog 与VHDL 、C 等语言的区别，以及 HDL 语言的设计与验证流程。 • 第2 章:介绍Verilog 的语言基础. • 第3 章:重点介绍Verilog 的3 种描述方法和不同的设计层次. • 第4 章:介绍RTL 建模的概念和一些常用电路的Verilog 设计方法，最后引申 出Verilog 语言的可综合子集。 第5 章:总结了常用的RTL 同步设计原则，逐一介绍了设计模块的划分、设 计组合逻辑

  3. 所属分类：嵌入式

    • 发布日期：2018-09-02
    • 文件大小：14mb
    • 提供者：iszhangwd

  1. Vivado设计流程

  2. Vivado设计流程：介绍了如何基于Vivado工具，利用Verilog HDL创建Vivado工程以及综合、仿真、实现和FPGA下板。

  3. 所属分类：嵌入式

    • 发布日期：2019-04-12
    • 文件大小：1mb
    • 提供者：bamboo_man

  1. Verilog算法及建模整理文档.doc

  2. 整理关于Verilog中的一些基本语法介绍，算法嵌入时用到的建模关键技术分析，包括以下方面： 有关C、Veilog HDL、VHDL，软核、固核、硬核，模块设计流程，门级结构，基本逻辑运算，控制逻辑，同步和异步，总线和时钟。有限状态机，综合的一般原则有关Verilog 中的一些语法，运算符，Wire、reg、tri、memory型，assign和always语句，阻塞赋值和非阻塞赋值，Verilog中使用的一些关键字，

  3. 所属分类：硬件开发

    • 发布日期：2019-06-16
    • 文件大小：231kb
    • 提供者：honjer

  1. 数字IC芯片设计.ppt

  2. RTL（Register Transfer Level）设计 利用硬件描述语言，如verilog，对电路以寄存器之间的传输为基础进行描述 综合： 将RTL级设计中所得的程序代码翻译成实际电路的各种元器件以及他们之间的连接关系，可以用一张表来表示，称为门级网表（Netlist）。 STA（Static Timing Analysis，静态时序分析）： 套用特定的时序模型（Timing Model），针对特定电路分析其是否违反设计者给定的时序限制（Timing Constraint） 整个ASIC

  3. 所属分类：其它

  1. 可综合设计和VERILOG简介.pdf

  2. 第一次听到“可综合”这个词语的时候，非常困惑，因为我把它自动切换到“可编译”来理解，这样就衍生出一个“不可编译”，这不是一个低级错误吗，还需要讨论吗？ 右图展示了数字前端的开发流程，可综合的信息密码有： 意义：综合工具能够编译、优化、生成电路的RTL代码 输入：已通过逻辑验证的RTL代码 标准：可综合风格的语法是Verilog 2005标准的子集，目 前尚未形成标准 差异：几大主流厂商的综合工具存在差异，目前主流综合 工具是Synopsys的Design Com

  3. 所属分类：硬件开发

    • 发布日期：2020-01-04
    • 文件大小：283kb
    • 提供者：riverside32

  1. Verilog 代码编写

  2. 数字IC培训课程体系 课程 内容 课时（每课时两节课） 第一阶段，语言及工具基础。 Verilog/VHDL 复习基本编程语言，熟练掌握基本模块的RTL设计流程。 2课时 ISE/vivado 工具的使用， coregenerator、DCM等功能使用，top文件编写，基本的综合、布局布线、约束、错误排查，bit文件生成/下载。 3课时 Modsim/VCS 仿真工具基本功能介绍，仿真程序编写，仿真时序分析 2课时 Synplify/DC 熟悉基本综合工具使用，讲解FPGA与ASIC的区别（cl

  3. 所属分类：硬件开发

    • 发布日期：2019-09-01
    • 文件大小：195kb
    • 提供者：drjiachen

  1. 兼容opencores.org的I2C slave的rtl代码

  2. 最近一个项目需要做I2C的slave，在opencores.org上面找到了一个I2C的代码，不过是master的。 下载来看看，发现里面有一个I2C slave的行为级代码。 于是自己根据这个代码改写了一个I2C slave RTL的代码，并修改了原来那个设计的testbench，将rtl的Slave替换了原来的behavior的Slave，在modelsim里面作了前仿，完全通过。还有一个myram.v文件，是一个register file，和slave相连，存储数据用的。 用synpl

  3. 所属分类：专业指导

    • 发布日期：2019-08-24
    • 文件大小：201kb
    • 提供者：drjiachen

  1. OpenROAD:OpenROAD的统一应用程序实现了RTL到GDS的流程-源码

  2. 开放道路 OpenROAD是一种集成的芯片物理设计工具，可将设计从合成的Verilog扩展到布线布局。 下面显示了使用OpenROAD构建芯片的步骤概述。 初始化平面图-定义芯片尺寸和单元行 放置销（用于不带焊盘的设计） 放置宏单元（RAM，嵌入式宏） 插入底物龙头细胞 插入配电网 宏单元的宏定位 标准单元的全局放置 修复最大摆率，最大电容，最大扇出违规和长电线 时钟树综合 优化设置/保持时间 插入填充单元 全局路由（详细路由的路由指南） 详细的路由 OpenROAD使用OpenDB数

  3. 所属分类：其它

    • 发布日期：2021-03-05
    • 文件大小：168mb
    • 提供者：weixin_42144554

  1. Verilog设计流程：综合

  2. VerilogHDL或VHDL都只是一种硬件的描述语言，并且允许在不同的抽象层次上对电路进行建模。VerilogHDL侧重于电路级，可以在门级和寄存器传输级（RTL）描述硬件，也可以在算法级对硬件加以描述。而VHDL侧重于系统级。综合就是将Verilog描述的RTL级的电路模型构造出门级网表的过程。综合只是个中间步骤，综合后生成的网表文件，就是由导线相互连接的寄存器传输级功能块（像是触发器、算术逻辑单元和多路选择器等）组成的。这里就需要一个叫做RTL模块构造器的程序，用来针对用户指定的目标工艺从

  3. 所属分类：其它

    • 发布日期：2021-02-24
    • 文件大小：616kb
    • 提供者：weixin_38723810

  1. Verilog设计流程：综合

  2. VerilogHDL或VHDL都只是一种硬件的描述语言，并且允许在不同的抽象层次上对电路进行建模。VerilogHDL侧重于电路级，可以在门级和寄存器传输级（RTL）描述硬件，也可以在算法级对硬件加以描述。而VHDL侧重于系统级。综合就是将Verilog描述的RTL级的电路模型构造出门级网表的过程。综合只是个中间步骤，综合后生成的网表文件，就是由导线相互连接的寄存器传输级功能块 （像是触发器、算术逻辑单元和多路选择器等）组成的。这里就需要一个叫做RTL模块构造器的程序，用来针对用户指定的目标工艺

  3. 所属分类：其它

    • 发布日期：2021-01-27
    • 文件大小：613kb
    • 提供者：weixin_38711778

  1. open-source-fpga-resource:与开源FPGA项目相关的资源列表-源码

  2. 开源FPGA基金会的相关项目 硬件基础架构 OpenFPGA项目 屡获殊荣的开源FPGA IP生成器，支持高度可定制的同类FPGA架构Github存储库： ： 工装 Verilog到路由（VTR）项目 Verilog到路由（VTR）项目是一项全球性的合作，旨在为进行FPGA体系结构和CAD研究与开发提供一个开放源代码框架。 VTR设计流程将数字电路的Verilog描述和目标FPGA架构的描述作为输入。 Github存储库： : Symbiflow SymbiFlow是用于多家供应商的

  3. 所属分类：其它