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搜索资源列表

  1. wishbone 总线介绍

  2. 对于了解认识 wishone 总线协议的朋友们来说很值得一看

  3. 所属分类：硬件开发

    • 发布日期：2011-09-26
    • 文件大小：328704
    • 提供者：haizi849738301

  1. wishbone 总线的RTL级代码

  2. 本代码是由Opencore提供的相当的权威。

  3. 所属分类：硬件开发

    • 发布日期：2011-09-26
    • 文件大小：28672
    • 提供者：haizi849738301

  1. ahb to wishbone bus

  2. ahb to wishbone bus. no burst operation. verilog source code.

  3. 所属分类：硬件开发

    • 发布日期：2013-08-22
    • 文件大小：10485760
    • 提供者：u011777964

  1. WishBone Bus V4 spec

  2. 这个是WishBone Bus的V4标准

  3. 所属分类：硬件开发

    • 发布日期：2014-08-03
    • 文件大小：1048576
    • 提供者：ll281102

  1. Wishbone sd-card controller ip core

  2. The Wishbone SD Card Controller IP Core is MMC/SD communication controller designed to be used in a System-on-Chip. IP core provides simple interface for any CPU with Wishbone bus. The communication between the MMC/SD card controller and MMC/SD card

  3. 所属分类：硬件开发

    • 发布日期：2014-09-17
    • 文件大小：3145728
    • 提供者：leopard15

  1. wishbone接口pwm生成

  2. 使用wishbone总线接口的，关于pwm波形生成的verilog代码

  3. 所属分类：硬件开发

    • 发布日期：2018-06-06
    • 文件大小：9216
    • 提供者：wyj19901221

  1. Nor flash controller代码设计和文档说明，wishbone总线接口的

  2. Nor flash controller代码设计和文档说明，wishbone总线接口的

  3. 所属分类：硬件开发

    • 发布日期：2019-08-24
    • 文件大小：375808
    • 提供者：drjiachen

  1. 流片验证过的wishbone接口的I2C总线verilog 代码

  2. 流片验证过的wishbone接口的 I2C总线 verilog 代码

  3. 所属分类：硬件开发

    • 发布日期：2019-08-24
    • 文件大小：353280
    • 提供者：drjiachen

  1. 基于Wishbone总线的UART IP核设计

  2. 绍了一种基于Wishbone总线的UART IP核的设计方法。该设计采用了自顶向下的模块化划分和有限状态机相结合的方法，由于其应用了标准的Wishbone总线接口，从而使微机系统与串行设备之间的通信更加灵活方便。验证结果表明，这种新的架构设计是有效的。

  3. 所属分类：其它

    • 发布日期：2020-07-28
    • 文件大小：90112
    • 提供者：weixin_38616330

  1. Altium Desingner-基于Wishbone协议的探针仪器

  2. Altium Desingner的最新版本Summer09提供了一个新的Wishbone探针仪器（WB_PROBE）。这个主Wishbone仪器允许你利用一个Wishbone总线和探测任意一个遵从Wishbone协议而连接到它的从设备。

  3. 所属分类：其它

    • 发布日期：2020-08-17
    • 文件大小：761856
    • 提供者：weixin_38647567

  1. 基于WISHBONE总线的双向PCI高速传输接口设计

  2. 针对目前设计的PCI卡存在传输速度慢、复杂度高和购买PCI核价格昂贵的问题，提出了一种基于WISHBONE总线的PCI接口双向传输设计的新方案。系统采用开源的WISHBONE总线的PCI接口的IP核，设计了基于Xilinx Aritx-7系列FPGA芯片的PCI接口卡，该卡兼容5 V和3.3 V电平；采用DMA（直接内存存取）方式进行高速数据传输。实验表明，设计的PCI接口运行在主模式时，数据传输速率可达65×32 Mb/s，传输速率明显提升，且数据传输准确稳定， 达到了设计目的，为高速PCI接

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：260096
    • 提供者：weixin_38656741

  1. 基于wb_conmax的Wishbone二级总线设计与应用

  2. SoC技术是嵌入式系统设计中重要的设计方法，而在SoC系统中如何将各种IP核互联在一起对嵌入式设计效率影响极大。对常见的片上总线进行比较后，选用OpenCores组织的Wishbone总线进行设计。提出了基于OpenCores组织发布维护的wb_conmax的Wishbone二级总线设计。通过对Wishbone总线的二级扩展，使得SoC系统能够更方便地集成多个IP，同时为低功耗要求的设计提出了功耗优化的策略。通过对基于AEMB的最小SoC系统在两种系统结构下的应用分析，验证了二级总线结构对于低功

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：471040
    • 提供者：weixin_38724535

  1. 基于Wishbone总线的UART IP核设计

  2. 介绍了一种基于Wishbone总线的UART IP核的设计方法。该设计采用了自顶向下的模块化划分和有限状态机相结合的方法，由于其应用了标准的Wishbone总线接口，从而使微机系统与串行设备之间的通信更加灵活方便。验证结果表明，这种新的架构设计是有效的。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：166912
    • 提供者：weixin_38740391

  1. 基于Wishbone总线的UART IP核的设计

  2. 随着集成电路与嵌入式技术的发展与广泛应用，许多嵌入式系统都需要进行串行通信，因此在片上嵌入式系统芯片中集成uART（通用异步接发装置）的IP核已成为一种趋势。在基于IP核复用技术的集成电路设计中，片上总线的选取是最为关键的问题。目前，许多厂商已经开发了适用于各自片上总线标准的UARTIP核，例如基于AMBA总线的UARTIP核、基于CoreCONnect总线的UARTIP核等。如果用户要使用这些商业化的UART核，则需要得到授权。因此从成本、性能、开放性的角度来看，采用开源、易于实现的Wishb

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：283648
    • 提供者：weixin_38695751

  1. 基于LX9 Microboard的RS232的wishbone总线控制器设计

  2. 基于LX9Microboard的RS232的wishbone总线控制器设计前言：对FPGA的板极调试，对于大部分的工程师都是一个比较麻烦的事。这样子的事情在开发的初期阶段尤其突显。我就常常有这样子的困扰，比如说，对于一个SDRA

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：60416
    • 提供者：weixin_38741244

  1. 嵌入式系统/ARM技术中的基于Wishbone总线的UART IP核的设计

  2. 随着集成电路与嵌入式技术的发展与广泛应用，许多嵌入式系统都需要进行串行通信，因此在片上嵌入式系统芯片中集成uART（通用异步接发装置）的IP核已成为一种趋势。 　　在基于IP核复用技术的集成电路设计中，片上总线的选取是最为关键的问题。目前，许多厂商已经开发了适用于各自片上总线标准的UART IP核，例如基于AMBA总线的UART IP核、基于CoreConnect总线的UART IP核等。如果用户要使用这些商业化的UART核，则需要得到授权。因此从成本、性能、开放性的角度来看，采用开源、易于实

  3. 所属分类：其它

    • 发布日期：2020-11-03
    • 文件大小：226304
    • 提供者：weixin_38714370

  1. 嵌入式系统/ARM技术中的基于片内WISHBONE总线的高速缓存一致性实现

  2. 摘要：基于IP可重用的设计方法，利用WISHBONE总线协议，把两个已成功开发出的具有自主知识产权的THUMP内核在一个芯片上，实现了片上多处理器FPGA。开发重点是实现基于片内WISHBONE总线的高速缓存一致性协议。 关键词：WISHBONE总线 片上多处理器 高缓一致性 SOC IP清华大学嵌入式微处理器芯片设计为国家重点863项目，单芯片多处理器设计为项目的一个延伸。单芯片多处理器是提高处理器性能的有效途径，具有低耦合度、粗粒度并行性的主要特点。清华大学已成功开发出具有自主知识产权

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：93184
    • 提供者：weixin_38637272

  1. 嵌入式系统/ARM技术中的基于WISHBONE总线的FLASH闪存接口设计

  2. 摘 要 ： 本文简要介绍了AMD公司Am29LV160D芯片的特点，并对WISHBONE总线作了简单的介绍，详细说明了FLASH memory 与WISHBONE 总线的硬件接口设计及部分Verilog HDL程序源代码。 关键词 ：闪存；接口；WISHBONE； FPGA引言       随着半导体工艺技术的发展，IC设计者已能将微处理器、模拟IP核、数字IP核和存储器(或片外存储控制接口)集成在单一芯片上，即SoC芯片。对片上系统(SoC)数据记录需要低功耗、大容量、可快速重复擦写的存储器。

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：177152
    • 提供者：weixin_38711149

  1. 嵌入式系统/ARM技术中的基于Wishbone片上总线的PCI Bridge核的研究和应

  2. 基于Wishbone片上总线的PCI Bridge核的研究和应 [日期：2005-8-8] 来源：国外电子元器件  作者：徐江丰 李 松 张 涌 [字体：大 中 小] 　     摘要：讨论了PCI主桥的应用和Wishbone片上总线技术，详细介绍了基于Wishbone总线的PCI Bridge核的功能、内部结构和操作方式。实验证明，在PCI系统中使用PCI Bridge核进行开发设计，电路简洁，使用方便灵活。     关键词：PCI主桥；Wishbone片上总线；PCI

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：96256
    • 提供者：weixin_38614287

  1. 嵌入式系统/ARM技术中的基于WISHBONE总线的FLASH闪存接口设计 (图)

  2. 摘 要 ： 本文简要介绍了AMD公司Am29LV160D芯片的特点，并对WISHBONE总线作了简单的介绍，详细说明了FLASH memory 与WISHBONE 总线的硬件接口设计及部分Verilog HDL程序源代码。关键词 ：闪存；接口；WISHBONE； FPGA 引言---随着半导体工艺技术的发展，IC设计者已能将微处理器、模拟IP核、数字IP核和存储器(或片外存储控制接口)集成在单一芯片上，即SoC芯片。对片上系统(SoC)数据记录需要低功耗、大容量、可快速重复擦写

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：91136
    • 提供者：weixin_38678022
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