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  1. usbhostslave1.1

  2. USBHostSlave is a USB 1.1 Host and Device IP core. – Supports full speed (12Mbps) and low speed (1.5Mbps) operation. – USB Device has four endpoints, each with their own independent FIFO. – Supports the four types of USB data transfer; control, bulk
  3. 所属分类:嵌入式

    • 发布日期:2013-02-28
    • 文件大小:18874368
    • 提供者:kezhibin123
  1. I2C总线接口

  2. 该IP采用Verilog编写;主要为主发送器描述;与wishbone总线接口~
  3. 所属分类:硬件开发

    • 发布日期:2013-04-26
    • 文件大小:7168
    • 提供者:u010471367
  1. sd card controller

  2. sdcard controller ip. support SD and SDHC card. standard SD2.0 protocol. dma mode and fifo mode. verilog source code. wishbone interface. PFGA proven.
  3. 所属分类:硬件开发

    • 发布日期:2013-08-22
    • 文件大小:2097152
    • 提供者:u011777964
  1. sobel加速器实现

  2. sobel加速器设计与实现,以及前仿真工程,quartus综合工程。可以直接下载使用。
  3. 所属分类:硬件开发

    • 发布日期:2013-10-09
    • 文件大小:15728640
    • 提供者:rill_zhen
  1. NAND控制器verilog代码

  2. NAND flash 控制器代码,基于Wishbone总线的flash控制器,已经上板通过!
  3. 所属分类:其它

  1. 开源软核处理器OPENRISC的SOPC设计

  2. 片上可编程系统(System On Programmable Chip,SOPC)已经成为嵌入式系统的发展方向。《开源软核处理器OpenRisc的SOPC设计》介绍基于源代码开放的OpenRisc1200(以下简称OR1200)软核处理器的SOPC设计方法。《开源软核处理器OpenRisc的SOPC设计》分为两部分,第一部分介绍OR1200软核处理器的架构和配置、Wishbone总线的标准及OR1200软核处理器软硬件开发环境的建立;第二部分以具体实例说明如何使用OR1200软核处理器完成嵌入
  3. 所属分类:硬件开发

    • 发布日期:2014-10-08
    • 文件大小:12582912
    • 提供者:qqbaby2005
  1. nandflash接口的verilog代码

  2. nandflash接口的verilog代码,总线使用wishbone
  3. 所属分类:硬件开发

    • 发布日期:2017-04-17
    • 文件大小:2048
    • 提供者:cfx_id
  1. SOPC技术及基础应用

  2. SOC的设计、仿真和验证确实是一个纷繁复杂的过程。在实际运行中,采用IP核分别设计然后再整合在一起的方法来进行:先进发单个IP核,仿真、下载到FPGA板进行测试,所有的IP核均满足设计要求后,再挂接到WISHBONE总线上进行仿真与验斑点。由于整体仿真成功的几率太小,而且每次仿真占用的时间太长,因此设计中采用循序渐时的方法。实际上,每个IP核都有自身的特殊性,分别开发也是必然的。例如开发USB IP核时,就要单独开发主机端(PC机)驱动程序及8051汇编接口。
  3. 所属分类:嵌入式

    • 发布日期:2009-04-21
    • 文件大小:282624
    • 提供者:hanyang23570213
  1. 片上系统设计思想与源代码分析之源码

  2. 《片上系统设计思想与源代码分析》之源码,包含嵌入式处理器Wishbone,nandflash控制器,SDRAM控制器,IIS音频控制器,LCD控制器,DMA控制器与总线桥,USB控制器,PCI主设备桥,PS/2接口,SPI接口,UART控制器,IIC接口等全部Verilog源代码,以及相应的C语言软件代码。将所有模块组织起来就是一个完整的片上系统SOC。
  3. 所属分类:C

    • 发布日期:2009-04-26
    • 文件大小:4194304
    • 提供者:backtoworld
  1. 自己动手写CPU

  2. 《自己动手写CPU(含CD光盘1张)》使用Verilog HDL 设计实现了一款兼容MIPS32指令集架构的处理器——OpenMIPS。OpenMIPS 处理器具有两个版本,分别是教学版和实践版。教学版的主要设计思想是尽量简单,处理器的运行情况比较理想化,与教科书相似,便于使用其进行教学、学术研究和讨论,也有助于学生理解课堂上讲授的知识。实践版的设计目标是能完成特定功能,发挥实际作用。《自己动手写CPU(含CD光盘1张)》分为三篇。第一篇是理论篇,介绍了指令集架构、Verilog HDL的相关
  3. 所属分类:硬件开发

    • 发布日期:2018-04-03
    • 文件大小:108003328
    • 提供者:qq_41921996
  1. 自己动手写CPU

  2. 《自己动手写CPU(含CD光盘1张)》使用Verilog HDL 设计实现了一款兼容MIPS32指令集架构的处理器——OpenMIPS。OpenMIPS 处理器具有两个版本,分别是教学版和实践版。教学版的主要设计思想是尽量简单,处理器的运行情况比较理想化,与教科书相似,便于使用其进行教学、学术研究和讨论,也有助于学生理解课堂上讲授的知识。实践版的设计目标是能完成特定功能,发挥实际作用。 《自己动手写CPU(含CD光盘1张)》分为三篇。第一篇是理论篇,介绍了指令集架构、Verilog HDL的相
  3. 所属分类:嵌入式

    • 发布日期:2018-04-24
    • 文件大小:87031808
    • 提供者:artist_l
  1. 自己动手写CPU

  2. 《自己动手写CPU(含CD光盘1张)》使用Verilog HDL 设计实现了一款兼容MIPS32指令集架构的处理器——OpenMIPS。OpenMIPS 处理器具有两个版本,分别是教学版和实践版。教学版的主要设计思想是尽量简单,处理器的运行情况比较理想化,与教科书相似,便于使用其进行教学、学术研究和讨论,也有助于学生理解课堂上讲授的知识。实践版的设计目标是能完成特定功能,发挥实际作用。《自己动手写CPU(含CD光盘1张)》分为三篇。第一篇是理论篇,介绍了指令集架构、Verilog HDL的相关
  3. 所属分类:互联网

    • 发布日期:2019-07-16
    • 文件大小:88080384
    • 提供者:weixin_45064770
  1. 完全可综合的SPI模块verilog代码

  2. 附件有详细的设计规格书。Features - Compatible with Motorola's SPI specifications - Enhanced Motorola MC68HC11 Serial Peripheral Interface - 4 entries deep read FIFO - 4 entries deep write FIFO - Interrupt generation after 1, 2, 3, or 4 transfered bytes - 8
  3. 所属分类:硬件开发

    • 发布日期:2019-08-24
    • 文件大小:43008
    • 提供者:drjiachen
  1. 硬件描述语言Coding规范.pdf

  2. 经常看到C、C++等高级语言有很多规范,实际上在编写硬件描述语言程序的时候,如果按一定的规范去做,会减少很多错误的发生,起到事半功倍的效果。Opencores HDL modeling guidelines Table of contents Introduction Before you start Specification Document Design Document. Subversion (SvN) and Team Work Verification Directory stru
  3. 所属分类:硬件开发

    • 发布日期:2019-08-24
    • 文件大小:296960
    • 提供者:dualing
  1. USB 2.0 Function Core

  2. 这是一个符合 USB 2.0 的内核。USB 2.0 允许数据传输 480 Mb/s。由于接口速度高,此内核需要外部 PHY。已经开发了适用于 USB 的行业标准 PHY 接口。此接口简称为 USB 收发器宏单元接口或 UTMI。USB 内核的主机接口将符合 WISHBONE SoC 标准。
  3. 所属分类:嵌入式

    • 发布日期:2020-06-18
    • 文件大小:195584
    • 提供者:yalsim
  1. Downloads.zip

  2. B3 和 B4 两个版本 WISHBONE System-on-Chip (SoC)Interconnection Architecturefor Portable IP Cores Brought to You By OpenCores
  3. 所属分类:嵌入式

    • 发布日期:2020-07-21
    • 文件大小:1048576
    • 提供者:eloudy
  1. VoIP语音网关中TDM控制模块的设计

  2. Wishbone总线规范是一种片上系统IP核互连体系结构,定义了一种IP核之间共公的逻辑接口,可用于软核、固核和硬核,对开发工具和目标硬件没有特殊要求,并且几乎兼容已有所有的综合工具,可以用多种硬件描述语言来实现。
  3. 所属分类:其它

    • 发布日期:2020-07-30
    • 文件大小:80896
    • 提供者:weixin_38749863
  1. 新的FPGA外设内核元件

  2. Altium Designer Summer09版本中新发布了三个FPGA外设内核元件,包括可配置的一线制Wishbone总线主控制内核(WB_OWM_V2)、带Wishbone总线的可配置LED控制器(WB_LED_CTRL)和无Wishbone总线的可配置LED控制器(LED_CTRL)。
  3. 所属分类:其它

    • 发布日期:2020-08-17
    • 文件大小:38912
    • 提供者:weixin_38743084
  1. 详述USB IP核的设计及FPGA验证

  2. 绍了一款可配置的USB IP核设计,重点描述USB IP核的结构划分,详细阐述了各模块的设计思想。为了提高USB lP的可重用性,本USB IP核设计了总线适配器,经过简单配置可以用于AMBA ASB总线或WishBone总线结构的SoC中。此IP核进行了FPGA验证,验证结果表明他可作为一个独立的模块嵌入到SoC系统中。
  3. 所属分类:其它

    • 发布日期:2020-08-28
    • 文件大小:196608
    • 提供者:weixin_38523618
  1. 基于VLSI 平台的AVR 处理器仿真与设计

  2. 在阐述微控制器的内部结构、存储器管理结构和指令集结构后,利用现场可编程门阵列丰富的逻辑资源,虚拟出传统微控制器的处理器核心,添加Wishbone总线,将处理器核心与通用外设连接构成一个虚拟的微控制器平台,并使用硬件描述语言Verilog和VHDL,自底向上设计AVR处理器核心,与通用外设互连组成系统,使用XILINX Virtex-Ⅱ Pro芯片进行板级验证。
  3. 所属分类:其它

    • 发布日期:2020-08-26
    • 文件大小:244736
    • 提供者:weixin_38739101
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