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  1. 在MAX+PLUS II中，设计一个半加器和或门、4－16译码器和4位向量乘法器

  2. 1.利用文本编辑器和VHDL语言设计一个半加器和或门，将其定义成Symbol图元，在图形编辑器中利用这些Symbol将其设计成一个全加器。下载到CPLD芯片中，接入输入电平信号和输出LED显示器，通电验证并抄写其真值表。 2.利用VHDL语言设计一个4－16译码器，下载后实现。 3.利用VHDL语言设计一个4位向量乘法器，下载后实现。

  3. 所属分类：嵌入式

    • 发布日期：2010-07-05
    • 文件大小：363520
    • 提供者：bi_qianyu

  1. 1位二进制全加/减器设计（实验报告）

  2. 1位二进制全加器的设计（采用原理图输入） 用原理图输入法设计一个1位二进制半加器；再用两个半加器和一个或门组成一位二进制全加器

  3. 所属分类：专业指导

    • 发布日期：2011-09-16
    • 文件大小：716800
    • 提供者：huakaiba

  1. 全加器.txt

  2. 两个半加器和一个或门组成，这是MAX PLUSS 2软件编制而成，学科主要为EDA方面

  3. 所属分类：其它

    • 发布日期：2012-11-15
    • 文件大小：1024
    • 提供者：wangbo0608

  1. 半加器和全加器

  2. 半加器和全加器 仿真 Multisim7

  3. 所属分类：数据库

    • 发布日期：2012-11-15
    • 文件大小：241664
    • 提供者：zhjw8086

  1. 8位全加器

  2. 8位全加器

  3. 所属分类：其它

    • 发布日期：2013-07-25
    • 文件大小：135
    • 提供者：gt86095296

  1. 八位全加器

  2. 八位加法器用VHDL描述，将8个全加器串联起来组成八位加法器

  3. 所属分类：其它

    • 发布日期：2013-12-04
    • 文件大小：7168
    • 提供者：u013039414

  1. VHDL四位全加器

  2. 利用VHDL实现的四位全加器，运用了文件例化

  3. 所属分类：软件测试

    • 发布日期：2014-06-09
    • 文件大小：132096
    • 提供者：jiangxing_yu

  1. 基于Verilog设计8位全加器

  2. 基于Verilog语言设计的电路。基于Verilog设计一个8位全加器，这个8位全加器是基于4位全加器设计的，也是32位全加器的组成部分

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：265
    • 提供者：yixiaoyaobd

  1. 基于Verilog语言，使用数据流级完成4位全加器设计。

  2. 基于Verilog语言，使用数据流级完成4位全加器设计。数据流设计是一种常见的设计方式，这个是设计8位全加器的基础。这个希望有用。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：142
    • 提供者：yixiaoyaobd

  1. 半加器全加器ALU的VHD文件

  2. 使用Xilinx VHDL语言 实现半加器全加器ALU的模拟 其中ALU_cell ALU4 ALU32是逐步实现ALU的深入化

  3. 所属分类：专业指导

    • 发布日期：2011-01-04
    • 文件大小：3072
    • 提供者：Gwoz_

  1. 基于多数决定逻辑门的全加器电路设计

  2. 提出一种低功耗的仅用输入电容和CMOS反向器实现的一位全加器电路设计。该电路仅用了6个管子，从而达到降低功耗的目的。较少的管子、工作于极低电源电压以及短路电流的消除是该全加器3个主要特征。

  3. 所属分类：其它

    • 发布日期：2020-08-11
    • 文件大小：176128
    • 提供者：weixin_38736018

  1. 一种基于多数决定逻辑门的低功耗全加器设计与应用

  2. O 引言 　　加法运算是算术运算中最基本的运算，都是二进制的加法，就算是减法、乘法、除法等等都是转化为加法，都是基于二进制的换算算法的 　　对于全加器结构的研究，国内外有许多相关报道，大多数研究致力于提高全加器的速度和降低其功耗。由于传输门具有很强的逻辑功能，且输入电容小，因而用传输门实现的全加器速度快，且结构简单。采用传输门实现的全加器比组合门实现的全加器电路要简单。 　　结合上面的讨论，提出一种结构更加简单，性能更好的加法器单元电路，它仅由输入电容和CMOS反向器组成，而且通过电路简化

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：137216
    • 提供者：weixin_38666230

  1. 全加器功能及应用的仿真设计分析

  2. 加法运算是数字系统中最基本的算术运算。为了能更好地利用加法器实现减法、乘法、除法、码制转换等运算，提出用Multisim虚拟仿真软件中的逻辑转换仪、字信号发生器、逻辑分析仪，对全加器进行功能仿真设计、转

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：248832
    • 提供者：weixin_38693084

  1. 基于多数决定逻辑门的低功耗全加器设计

  2. 全加器是算术运算的基本单元，提高一位全加器的性能是提高运算器性能的重要途径之一。首先提出多数决定逻辑非门的概念和电路设计，然后提出一种基于多数决定逻辑非门的全加器电路设计。该全加器仅由输入电容和CMOS反向器组成，较少的管子、工作于极低电源电压、短路电流的消除是该全加器的三个主要特征。对这种新的全加器，用PSpice进行了晶体管级模拟。结果显示，这种新的全加器能正确完成加法器的逻辑功能。

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：175104
    • 提供者：weixin_38735887

  1. 组合逻辑电路实验（全加器、监测信号灯、简单电话程控）

  2. Mutisim源文件，包含1、全加器实验 （1）按照组合逻辑电路的一般设计步骤，用与非门、异或门实现一位全加器。 （2）用74×138和四输入的与非门实现的全加器 2、设计一个监测信号灯工作状态的逻辑电路，每一组信号灯由红、黄、绿三盏构成，其正常工作状态如图所示，其余状态为故障状态，故障状态时要发出报警信号。 用74LS151和74LS138组成8通道传输系统（简单电话程控系统）。

  3. 所属分类：嵌入式

    • 发布日期：2020-12-04
    • 文件大小：381952
    • 提供者：Constantiny

  1. SRAMFPGAMuxTree结构模型的可容错全加器设计

  2. 摘要：在SRAM FPGA的MuxTree结构模型的基础上，进行了一个具有容错功能的一位全加器的设计和实现。文中介绍了MuxTree结构模型的原理，并给出了基于该结构模型容错全加器的设计过程及系统逻辑构成。同时，对该容错系统进行了功能和时序仿真，验证了MuxTree结构容错系统的可行性。 关键词：MuxTree；全加器；容错系统 中图分类号：TP302 文献标识码：A 文章编号：1003-353X(2003)05-0061-04 1 MuxTree结构模型的原理 MuxTree

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：81920
    • 提供者：weixin_38738783

  1. eda四位全加器的设计

  2. eda四位全加器的设计

  3. 所属分类：硬件开发

    • 发布日期：2020-12-24
    • 文件大小：13631488
    • 提供者：weixin_47804713

  1. 迭代法只利用一个一位全加器完成四位二进制加法

  2. 迭代法只利用一个一位全加器完成四位二进制加法

  3. 所属分类：其它

    • 发布日期：2020-12-24
    • 文件大小：698368
    • 提供者：weixin_48666078

  1. 用两个双稳器件构成的光学全加器

  2. 我们用Ar+激光驱动两块串接的干涉滤光片双稳器件,首次构成了一个最简单的光学全加器,并成功地演示了其加法功能。

  3. 所属分类：其它

    • 发布日期：2021-02-06
    • 文件大小：1021952
    • 提供者：weixin_38739950

  1. 基于全加器的逻辑判别电路设计

  2. 全加器是实现算术加法运算的基本器件，常规使用是构成1位或多位二进制数算术加法运算电路。本文探讨了对全加器进行逻辑功能扩展的方法，目的是探索全加器进行非常规使用改变应用方向的逻辑设计技术，即用多个一位全加器组合、连接构成对多个输入量算术加运算电路，输入变量中1的个数不同，相加的结果也就不同，在相加结果的基础上再进行多数表决、奇偶数判别等逻辑判别电路的设计。所述方法的创新点是提出了全加器改变应用方向的逻辑设计方法。

  3. 所属分类：其它

    • 发布日期：2021-01-28
    • 文件大小：790528
    • 提供者：weixin_38699551
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